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研究生： 張登裕
Teng-Yu Chang
論文名稱： 摺疊與內插類比數位轉換器設計
Folding and Interpolating A/D Converter Design
指導教授： 龔正
J. Gong
口試委員:
學位類別： 碩士
Master
系所名稱： 電機資訊學院 - 電子工程研究所
Institute of Electronics Engineering
論文出版年： 2005
畢業學年度： 93
語文別： 中文
論文頁數： 95
中文關鍵詞： 摺疊與內插類比數位轉換器 、快閃式類比數位轉換器 、摺疊式類比數位轉換器 、前置放大器 、內插技巧 、比較器 、泡沫錯誤 、不穩定錯誤 、葛雷碼至二元碼解碼器 、D型正反器 、位元同步電路 、時脈產生器 、靜態特性 、動態特性 、電路佈局 、摺疊放大器
外文關鍵詞： Folding and Interpolating A/D Converter, Flash A/D Converter, Folding A/D Converter, Preamplifier, Interpolating technique, Comparator, Bubble Errors, Metastability Errors, Gray-to-Binary decoder, D Flip-Flop, Bit-Synchronization Circuit, Clock Generator, Static Performance, Dynamic Performance, Circuit Layout, Folder Amplifier
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    • 本篇論文主要是利用0.35微米互補金氧半製程去實現一個八位元摺疊與內插類比數位轉換器，且取樣頻率為10MHz。本文中提出數位錯誤校正技術與多工器的解碼方式，而對於解碼方式與數位校正技術的原理在本論文中皆有詳細分析與討論。前級放大器的內插技巧可以減少面積與功率消耗，而數位校正技術可以提高訊號對雜訊與失真比。在微分非線性度與積分非線性度分別低於0.5LSB與1LSB。訊號對雜訊失真比在訊號為4.87MHz時為56dB。整個類比數位轉換器的消耗功率在10MHz取樣頻率與3.3V電壓下為235mW，且在輸入訊號為4.87MHz下，有效位元數為7.05位元。

    In this thesis, an 8-bit folding and interpolating analog-to-digital converter (ADC) that converts at 10 MHz is simulated and implemented in 0.35- m CMOS technology. The digital error correction and the decoder techniques by multiplexer are presented in this thesis. The principle of decoder and error correction technique are also discussed and analyzed in detail. The interpolating technique of preamplifiers reduces the power consumption and area. Also, the digital error correction technique increases the SNDR. As the differential-nonlinearity (DNL) and integral-nonlinearity (INL) are less than 0.5LSB and1LSB respectively, the SNDR is 56 dB for input frequencies up to 4.87MHz at 10Msample/s.The folding and interpolating analog-to-digital converter achieves 7.05 efficient bits for 4.87MHz input at 10 M sample/s and the total power consumption is 235mW with 3.3V supply voltage.

    目 錄 中文摘要 i 英文摘要 ii 致謝 iii 目錄 iv 表目錄 vi 圖目錄 vii 第一章 緒 論 1 1.1 研究動機 1 1.2 論文大綱 2 第二章 類比數位轉換器基本原理與架構 3 2.1 類比數位轉換器(A/D Converter) 3 2.2 A/D轉換器特性參數 4 2.3 設計A/D Converter的基本理 10 2.3.1 奈奎氏取樣率 10 2.3.2 量化誤差(Quantization errors) 10 2.4 A/D轉換器種類之介紹 13 2.5 常見A/D轉換器架構及相關技術 16 2.5.1 快閃式類比數位轉換器(Flash A/D Converter) 16 2.5.2 摺疊式類比數位轉換器(Folding A/D Converter) 18 2.5.3 管線式類比數位轉換器(Pipelined A/D Converter) 21 2.5.4 兩階段類比數位轉換器(Two-step A/D Converter) 24 第三章 摺疊與內插類比數位轉換器架構設計 26 3.1 摺疊與內插類比數位轉換器架構 26 3.2 5位元摺疊類比數位轉換器之類比電路設計 27 3.2.1 5位元架構設計 27 3.2.2 前置放大器設計(Preamplifier)與電阻串(Resistor Ladder)設計 28 3.2.3 摺疊放大器設計(Folder Design) 32 3.2.4 串接摺疊放大器設計(Cascaded Folder Design) 34 3.2.5 內插技巧的設計(Interpolating Design) 38 3.2.6 比較器設計(Comparator Design) 41 3.2.7 元件不匹配(device mismatch)對電路效能的影響 44 3.3 5位元摺疊類比數位轉換器之數位電路設計 47 3.3.1 泡沫錯誤(Bubble Errors) 48 3.3.2 不穩定錯誤(Metastability Errors) 49 3.3.3 解碼器設計(Decoder Design)與D型正反器(D Flip-Flop) 53 3.4 3位元快閃式類比數位轉換器之類比電路設計 55 3.4.1 3位元架構設計 55 3.4.2 3位元轉換器前置放大器設計(Preamplifier Design) 56 3.4.3 3位元轉換器比較器設計(Comparator Design) 57 3.5 3位元快閃式類比數位轉換器之數位電路設計 58 3.5.1 3位元解碼器的設計 58 3.6 位元同步電路設計(Bit-Synchronization Circuit Design) 59 3.7 時脈產生器的設計(Clock Generator Design) 63 3.8 摺疊與內插類比數位轉換器架構模擬結果 64 3.8.1 5位元類比數位轉換器(Fine ADC)模擬結果 65 3.8.2 3位元類比數位轉換器(Coarse ADC)模擬結果 66 3.8.3 8位元類比數位轉換器(Folding and Interpolating ADC)模擬結果 67 第四章 類比數位轉換器特性分析與模擬結果 68 4.1 靜態特性(Static Performance) 68 4.2 動態特性(Dynamic Performance) 71 第五章 電路佈局設計 82 5.1 整個佈局的排置方式(Layout Floor Plan) 82 5.2 前置放大器的佈局方式 83 5.3 比較器的佈局方式 84 5.4 數位電路的佈局方式 85 5.4.1 解碼器的佈局方式 85 5.4.2 同步電路的佈局方式 86 5.4.3 時脈產生器的佈局方式 87 5.4.4 D型正反器與輸出緩衝器的佈局方式 88 5.5 整個設計架構的佈局 89 第六章 結 論 91 6.1 設計歸納(Design Summary) 91 6.2 未來工作(Future Work) 92 參考文獻 93 表 目 錄 表2.1 類比數位轉換器的類型 15 表3.1 (a)溫度計型式碼之1 36 表3.1 (b)溫度計型式碼之2 37 表3.2 CMOS技術[ITRS] 46 表4.1 5組動態特性的模擬數值 80 表4.2 整個設計架構的模擬結果列表 81 圖 目 錄 圖2.1 補偏電壓波形. 5 圖2.2 增益誤差波形. 5 圖2.3 DNL 與 INL 波形. 6 圖2.4 Non-monotonicity 產生波形 7 圖2.5 Missing code 波形 8 圖2.6 (a)量化器模型 (b)量化誤差機率密度函數 (c)量化誤差範圍 11 圖2.7 快閃式類比數位轉換器架構圖 17 圖2.8 摺疊式類比數位轉換器架構圖 19 圖2.9 電壓摺疊示意圖 20 圖2.10 管線式類比數位轉換器架構圖 22 圖2.11 兩階段類比數位轉換器 24 圖3.1 摺疊與內插類比數位轉換器架構 26 圖3.2 摺疊與內插類比數位轉換器設計架構 27 圖3.3 參考電阻串與前置放大器 28 圖3.4 最大電阻值之計算的模型. 29 圖3.5 前置放大器架構 30 圖3.6 計算相關訊號延遲的模型 30 圖3.7 前置放大器之增益與頻寬模擬 32 圖3.8 摺疊放大器架構 33 圖 3.9 摺疊放大器模擬結果 34 圖3.10 接摺疊放大器架構 35 圖3.11 具有內插技巧的摺疊放大器 39 圖3.12 (a)不具有內插技巧的串接摺疊放大器輸出 40 圖3.12 (b)具有內插技巧的串接摺疊放大器輸出 40 圖3.13 比較器架構 41 圖3.14 比較器的模擬結果 42 圖3.15 比較器過驅動測試模擬 43 圖3.16 32個比較器模擬結果為溫度計型式碼 43 圖3.17 比較器的補偏電壓與差動輸入級 45 圖3.18 一階泡沫錯誤示意圖 48 圖3.19 三輸入AND閘解決一階泡沫錯誤 49 圖3.20 使用比較器導管式鎖來減少不穩定錯誤. 50 圖3.21 輔助電路與葛雷唯讀記憶體編碼. 51 圖3.22 輔助電路設計 52 圖3.23 葛雷碼至二元碼5位元解碼器(Gray-to-Binary decoder) 54 圖3.24 D型正反器 54 圖3.25 3位元快閃式類比數位轉換器設計架構 55 圖3.26 3位元轉換器前置放大器設計 56 圖3.27 3位元轉換器前置放大器模擬結果 57 圖3.28 3位元轉換器比較器模擬結果 57 圖3.29 葛雷碼至二元碼3位元解碼器(Gray-to-Binary decoder) 58 圖3.30 位元同步原理 59 圖3.31 同步電路的架構設計 60 圖3.32 產生訊號A、B、C之電路設計 61 圖3.33 同步電路模擬 62 圖3.34 時脈產生器的電路設計 63 圖3.35 時脈產生器模擬結果 64 圖3.36 5位元類比數位轉換器的模擬結果 65 圖3.37 3位元類比數位轉換器的模擬結果 66 圖3.38 8位元類比數位轉換器模擬結果 67 圖4.1 理想數位類比轉換器架構 68 圖4.2 理想數位類比轉換器模擬結果 69 圖4.3 DNL模擬結果 70 圖4.4 INL模擬結果 70 圖4.5 計算SFDR的FFT頻譜圖 72 圖4.6 (a) 輸入頻率 =2.06MHz與取樣頻率 =10MHz的FFT頻譜 73 圖4.6 (b) 重建構波形(reconstructed waveform) 73 圖4.7 (a) 輸入頻率 =3.04MHz與取樣頻率 =10MHz的FFT頻譜 74 圖4.7 (b) 重建構波形(reconstructed waveform) 74 圖4.8 (a) 輸入頻率 =4.09MHz與取樣頻率 =10MHz的FFT頻譜 75 圖4.8 (b) 重建構波形(reconstructed waveform) 75 圖4.9 (a) 輸入頻率 =4.79MHz與取樣頻率 =10MHz的FFT頻譜 76 圖4.9 (b) 重建構波形(reconstructed waveform) 76 圖4.10 (a) 輸入頻率 =4.87MHz與取樣頻率 =10MHz的FFT頻譜 77 圖4.10 (b) 重建構波形(reconstructed waveform) 77 圖4.11 動態特性SNDR與SFDR模擬測試結果 78 圖4.12 有效位元數(ENOB) 79 圖5.1 佈局的排置圖 82 圖5.2 前置放大器的佈局(5位元部分) 83 圖5.3 前置放大器的佈局(3位元部分) 84 圖5.4 比較器的佈局 84 圖5.5 5位元解碼器的佈局 85 圖5.6 3位元解碼器的佈局 86 圖5.7 同步電路佈局 87 圖5.8 時脈產生器佈局 87 圖5.9 D型正反器佈局 88 圖5.10 輸出緩衝器佈局 88 圖5.11 摺疊與內插類比數位轉換器的佈局 89

    參 考 文 獻
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