簡易檢索 / 詳目顯示

回結果列表
研究生： 張安琪
Chang, An-Chi
論文名稱： 考量電源消耗之多位元正反器合成
Synthesis of Multi-bit Flip-flops for Clock Power Reduction
指導教授： 黃婷婷
Hwang, Ting-Ting
口試委員: 黃俊達
王俊堯
黃婷婷
學位類別： 碩士
Master
系所名稱： 電機資訊學院 - 資訊工程學系
Computer Science
論文出版年： 2011
畢業學年度： 99
語文別： 英文
論文頁數： 41
中文關鍵詞： 多位元正反器 、時脈數 、電力 、正反器
外文關鍵詞： multi-bit flip-flop, flip-flop, clock tree, power reduction
相關次數： 點閱：3  下載：0 
分享至:
查詢本校圖書館目錄 查詢臺灣博碩士論文知識加值系統 勘誤回報

    • 電力的消耗長期以來一直是現代積體電路設計的重要考量。這篇論文中，我們提出對於時脈樹之電力優化技巧，使用多位元正反器及降低總線路長度這兩者來達成目標。我們經由合併多個單位元正反器成為多位元觸發器，有效降低正反器的電力消耗；除此之外，透過謹慎的選擇正反器合併組合與合併後的擺放位置，總線路長度在合併後也能大幅降低。兩者合併的效用能有效大幅減少時脈樹的電力消耗。

    1 Introduction 1 2 Previous Work and Motivation 4 3 Problem Formulation 7 3.1 Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 3.2 Objective Function . . . . . . . . . . . . . . . . . . . . . . . . 8 3.3 Constraint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 3.3.1 Non-Overlap Constraint . . . . . . . . . . . . . . . . . 9 3.3.2 Placement Density Constraint . . . . . . . . . . . . . . 10 3.3.3 Timing Slack Constraint . . . . . . . . . . . . . . . . . 11 4 Synthesis of MBFF 13 4.1 Phase Transition . . . . . . . . . . . . . . . . . . . . . . . . . 16 4.1.1 RNDC . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 4.1.2 DNDC and DDC . . . . . . . . . . . . . . . . . . . . . 16 4.1.3 CCR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 4.2 Select Window . . . . . . . . . . . . . . . . . . . . . . . . . . 17 4.2.1 Fixed Window Size . . . . . . . . . . . . . . . . . . . . 18 i 4.2.2 Dynamic Window Size . . . . . . . . . . . . . . . . . . 18 4.3 Compute Target FF Set . . . . . . . . . . . . . . . . . . . . . 19 4.3.1 Non-Disruptive Collection . . . . . . . . . . . . . . . . 19 4.3.2 Disruptive Collection . . . . . . . . . . . . . . . . . . . 20 4.4 Generating MBFF . . . . . . . . . . . . . . . . . . . . . . . . 22 4.4.1 Valid Timing Slack Region (VTSR) Computation . . . 22 4.4.2 Valid Timing Slack Clique (VTSC) Generation . . . . . 24 4.4.3 Clique Selection . . . . . . . . . . . . . . . . . . . . . . 31 4.4.4 Decide Location of MBFF . . . . . . . . . . . . . . . . 31 5 Experimental Result 33 5.1 Pruning and Wire Length Estimation . . . . . . . . . . . . . . 34 5.2 Power, Wire Length and Run Time . . . . . . . . . . . . . . . 36 6 Conclusion 39

    [1] D.E. Duate, N. Vijaykrishman and M.J. Irwin, ”A clock power model
    to evaluate impact of architectural and technology optimization,” IEEE
    TVLSI, 10(6): 844-855, Dec 2002.
    [2] Y.T. Chang, C.C. Hsu, P.H. Lin, Y.W. Tsai, and S.F.Chen, ”Postplacement
    power optimization with multi-bit flip-flops.” Proc. of IC-
    CAD, 2010.
    [3] A. Khan, P. Watson, G. Kuo, D. Le, T. Nguyen, S. Yang, P.Bennett,
    P. Huang, J. Gill, C. Hawkins, J. Goodenough, D. Wang, I.Ahmed,
    P. Tran, H. Mak, O. Kim, F.Martin, Y. Fan, D. Ge, J. Kung,and V.
    Shek, ”A 90-nm Power Optimization Methodology With Application to
    the ARM 1136JF-S Microprocessor,” IEEE JSSC, 41(8), pp. 1707–1717,
    August 2006.
    [4] Y. Cheon, P.-H. Ho, A. B. Kahng, S. Reda, and Q. Wang, ”Power-aware
    placement,” Proc. DAC, pp. 795–800, 2005.
    [5] W. Hou, D. Liu, P.-H. Ho, ”Automatic register banking for low-power
    clock trees,” Proc. ISQED, pp. 647–652, 2009.
    [6] Y. Lu, C. N. Sze, X. Hong, Q. Zhou, Y. Cai, L. Huang, and J.
    Hu,”Navigating registers in placement for clock network minimization,”
    Proc. DAC, pp. 176–181, 2005.
    [7] Y. Kretchmer, ”Using multi-bit register inference to save area and power:
    the good, the bad, and the ugly,” EE Times Asia, May 2001.
    [8] H. Mahmoodi, M. Cooke, and K. Roy, ”Ultra Low-Power Clocking
    Scheme Using Energy Recovery and Clock Gating, IEEE TVLSI, 17(01),
    Jan 2009
    [9] M. Donno, A. Ivaldi, L. Benini and E. Macii, ”Clock-tree power optimization
    based on RTL clock-gating”, Proc. of DAC, 2003
    [10] T. Luo, D. Newmark, and D. Z. Pan, ”Total power optimization combining
    placement, sizing and multi-Vt through slack distribution management,”
    Proc. ASPDAC, pp. 352–357, 2008.
    [11] A. Vittal and M. Marek-Sadowska, ”Low-power buffered clock tree design,”
    IEEE TCAD, 16(9), pp.965–975, Sep 1997
    41

    無法下載圖示 全文公開日期 本全文未授權公開 (校內網路)
    全文公開日期 本全文未授權公開 (校外網路)

    QR CODE