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研究生： 李達翊
Lee, Ta-I
論文名稱： 以FPGA實作40Gbps超高速虛擬輸出佇列
An FPGA Implementation of 40Gbps Ultra High Speed VOQs
指導教授： 李端興
Lee, Duan-Shin
口試委員:
學位類別： 碩士
Master
系所名稱： 電機資訊學院 - 資訊工程學系
Computer Science
論文出版年： 2010
畢業學年度： 98
語文別： 中文
論文頁數： 47
中文關鍵詞： VOQ
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    • Input Buffer Switch現在已經被廣泛的應用在各級網路交換機中，然而他會遇到的一個嚴重問題就是Head of Line Blocking，這個問題會大幅降低交換機的Throughput。虛擬輸出佇列(Virtual Output Queue)可以解決這個問題，然而現在既有的VOQ設計並不足以應付未來高速的40 Gbps網路。

    在本篇論文中，我們將透過可程式化邏輯閘陣列晶片(FPGA)具有之高速低容量SRAM特性與DDR SDRAM之低速高容量DRAM特性的結合，創造出容量遠大於SRAM，且速度極快之VOQ。而其中的關鍵即在於如何透過正確的控制訊號及時脈(clock)規劃，將依序到達的每一筆資料傳至正確的位置儲存，並能從正確的佇列中讀出。

    本篇論文會先以實作的動機為開頭，並介紹整個系統的架構和設計解決問題的方法，之後詳細敘述VOQ中控制和操作流程，最後展示整個系統的模擬測試和實際在FPGA板上運作的成果。

    摘要 I 目錄 II 圖表目錄 IV Chapter 1 Motivation 1 Chapter 2 Introduction 3 2.1 VOQ 3 2.2 High Speed, Large Capacity, and Economical Price 5 2.3 Realize High Speed VOQ to Achieve 40Gbps Data Flow 6 2.4 DRAM Bandwidth Calculation 8 Chapter 3 System Architecture 9 3.1 Assumption 9 3.2 Hardware Design 9 3.3 Packet Generator 11 3.4 Boundary Detector 11 3.5 High Speed Queue 11 3.6 Flow Splitter 12 3.7 Aurora SerDes Interface 12 4.1 Main Architecture 13 4.2 Path Switching Module 13 4.2.1 Packet Loss Path Switch 13 4.2.2 Dump Packet Store Path Switch 14 4.2.3 Dump Packet Retrieve Path Switch 14 4.2.4 Head Q Storage 14 4.2.5 Tail Q Storage 15 4.2.6 Dump Decision Module 15 4.3 Address Generator Module 16 4.4 Dump Module 17 4.5 Buffer Manager Module 18 4.6 Link List Management for Memeory Allocation 18 Chapter 5 Simulation Result 21 5.1 Environment for Experiment 21 5.2 Path Switching Module 22 5.2.1 Direct Mode的寫入 22 5.2.2 Direct Mode到Dump Mode的寫入 23 5.2.3 Dump Mode的寫入 25 5.2.4 Dump Mode的讀出 27 5.3 Address Generator 30 5.4 SDRAM 31 5.5 Summary 32 Chapter 6 Result on FPGA PCB 34 6.1 Environment for Experiment 34 6.2 Experiment for SRAM 36 6.2.1 ChipScope for Address Generator 36 6.2.2 SPEC of SRAM 38 6.3 Experiment for SDRAM 40 6.3.1 SPEC of SDRAM 40 6.3.2 ChipScope for Address Generator 44 Chapter 7 Conclusions 46 REFERENCE 47

    [1] C.-S. Chang, D.-S. Lee and C.-K. Tu, “Recursive construction of FIFO optical multiplexers with switched delay lines,” IEEE Transactions on Information Theory, Vol. 50, pp. 3221-3233, 2004.
    [2] Po-Kai Huang, Cheng-Shang Chang, Jay Cheng and Duan-Shin Lee, "Recursive constructions of parallel FIFO and LIFO queues with switched delay lines," IEEE Transactions on Information Theory, Vol. 53, 1778-1798, 2007.
    [3] http://www.oiforum.com/public/documents/OIF-SFI5-01.0.pdf, System Interface Level (SxI-5): Common Electrical Characteristics for 2.488-3.125Gbps Parallel Interfaces, 2002.

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