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研究生： 黃建興
Huang, Chien-Hsing
論文名稱： 串列轉換並列傳輸介面改良
Serial to Parallel Interface (SPI slave)
指導教授： 朱大舜
Chu,Ta-Shun
口試委員: 王毓駒
Wang, Yu-Jiu
吳仁銘
Wu, Jen-Ming
朱大舜
Chu, Ta-Shun
學位類別： 碩士
Master
系所名稱： 電機資訊學院 - 電機工程學系
Department of Electrical Engineering
論文出版年： 2014
畢業學年度： 102
語文別： 中文
論文頁數： 58
中文關鍵詞： 傳輸介面
外文關鍵詞： Serial Peripheral Interface Bus, SPI slave
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    • 本論文前半段介紹 Serial Peripheral Interface Bus (SPI) 的背景，並說明如何從SPI協定加以修改設計此電路，這是因為隨著傳輸速度的遞增，並列傳送已非最佳選擇，而簡單化的串列傳送可以符合設計者的需求，因此本論文採用串列和並列傳送方式，依兩端速度需求不同而設計出此電路。使得此電路可以在master端和analog端之間扮演中繼站的角色儲存資料，並幫助兩端進行資料交流，再來介紹電路的架構和運作，例如主要元件、輸入出埠、讀寫操作等等，並且整理控制邏輯狀態圖、電路架構圖、Pre-Simulation波形圖，以及testbench內容說明，介紹測試的方法和測試例子。
    而論文後半段則說明數位電路設計流程，首先介紹使用的軟體，利用設計 Verilog HDL 程式碼並且經過合成(synthesis)得到閘級電路檔(gate-level netlist)，設定 floorplan 和 routing 的限制條件，就可以經過 APR(automatic placement and routing) 得到佈局(layout)，再用 Calibre驗證DRC、LVS、PEX，最後以週期時間10 ns模擬得到Post-Simulation的波形圖，並說明驗證結果和結論，而這些都是以台積電 TSMC 65nm 製程檔案實現。另外附錄是我使用的簡易流程說明，內容有我處理的問題和解決方法以供參考。

    ABSTRACT (英文摘要) 1 中文摘要 2 圖目錄 6 表目錄 8 第一章 緒論 9 1.1 研究動機 9 1.2 研究方法 9 1.3 論文架構 9 第二章 背景介紹 10 2.1 資料傳送 10 2.2 SPI 11 第三章 電路設計 13 3.1 架構 13 3.2 功能 13 3.3 設計說明 14 3.3.1命令類型 14 3.3.2 操作設定 14 3.4. 架構細節 15 3.4.1 方塊圖 15 3.4.2輸入埠、輸出埠 16 3.4.3主要元件 16 3.4.4 MOSI輸入 17 3.4.5 狀態圖 18 3.4.6狀態說明 18 3.5 TESTBENCH 19 3.5.1 OPERATOR 20 3.5.2 TASK 20 3.6波形圖說明 20 3.6.1 SINGLE WRITE 21 3.6.2 SINGLE READ 21 3.6.3 MULTI-BYTES WRITE 22 3.6.4 MULTI-BYTES READ 23 3.6.5 COMMAND BUFFER 24 3.6.6 INPUT BUFFER 25 3.6.7 OUTPUT BUFFER 26 第四章 軟體介紹 27 4.1 DESIGN COMPILER 27 4.2 IC COMPILER 27 第五章 合成與APR 29 5.1 SYNTHESIS SCRIPT 29 5.2 合成結果 31 5.3 APR 34 5.3.1 FLOORPLAN 34 5.3.2 PIN位置 35 5.3.3 ROUTING 36 5.3.4 LAYOUT 36 5.4 DRC、LVS 38 5.4.1 DRC 38 5.4.2 LVS 38 第六章 結果驗證 39 6.1 驗證例子 39 6.1.1 CASE1：寫入操作 (RAM_MEM) 39 CASE 1.1：非連續SINGLE WRITE操作。 39 CASE 1.2：連續SINGLE WRITE操作。 39 CASE 1.3：MULTI-BYTES寫入操作。 39 6.1.2 CASE 2：讀取操作 (RAM_MEM) 39 CASE 2.1：非連續SINGLE READ操作。 39 CASE 2.2：連續SINGLE READ操作。 39 CASE 2.3：MULTI-BYTES讀取操作。 39 6.1.3 CASE 3：讀寫操作 (RO_MEM) 39 CASE 3.1：類比電路部分寫入RO_ MEM。 39 CASE 3.2：MASTER讀取RO_ MEM。 39 6.2 波形圖驗證 39 6.2.1 SW -> SR 40 6.2.2 SW -> MR 40 6.2.3 MW -> SR 41 6.2.4 MW -> SW -> MR 41 6.2.5 MW -> SR -> MR 42 6.2.6 ANA_W -> SR 42 6.2.7 ANA_W -> MR 43 6.2.8 MW -> ANA_W -> MR 43 6.2.9 ANA_W -> SW -> MR 44 6.2.10 SW -> SR -> ANA_W -> MR 44 6.2.11 ANA_W -> MW -> SR -> MR -> SR 45 6.2.12 SW -> MW -> SR -> MR 45 6.2.13 MW -> MR -> ANA_W -> MR 46 6.2.14 SW -> SR -> MW -> ANA_W -> MR 46 第七章 結論 47 參考文獻 48 附錄 數位電路設計流程 49

    [1] A.K. Oudjida, M.L. Berrandjia, A. Liacha, R. Tiar, K. Tahraoui & Y.N. Alhoumays ,Design and Test of General-Purpose SPI Master/Slave IPs on OPB Bus, 2010 7th International Multi-Conference on Systems, Signals and Devices
    [2] A.K. Oudjida, M.L. Berrandjia, R. Tiar, A.Liacha, K. Tahraoui, “FPGA Implementation of I2c & SPI Protocols: A Com-parative Study” Electronics, Circuits, and Systems, 2009
    [3] A.K. Oudjida et al, “Master-Slave Wrapper Communication Protocol: A Case Study,” Proceedings of the 1st IEEE International Computer Systems and Information Tec-hnology Con-ference ICSIT’05, pp 461-467, 19-21 July 2006
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