高介電常數介電層在矽與矽鍺基板的電性研究

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研究生：	曾德軒 Tzeng, Te-Hsuen
論文名稱：	高介電常數介電層在矽與矽鍺基板的電性研究 The study of electrical characteristics in Si and SiGe MOSFET device with higher-k dielectric
指導教授：	張廖貴術 Chang-Liao, Kuei-Shu
口試委員:
學位類別：	碩士 Master
系所名稱：	原子科學院 - 工程與系統科學系 Department of Engineering and System Science
論文出版年：	2010
畢業學年度：	98
語文別：	中文
論文頁數：	123
中文關鍵詞：	高介電常數矽鍺
外文關鍵詞：	HIGH-K SiGe
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為了改善MOSFET的性能，元件的尺寸被要求越來越小，在未來CMOS技術中等效氧化層厚度(EOT)甚至被要求縮小到1.0 nm以下。然而，當二氧化矽縮小到1.5nm以下時穿隧電流變得相當顯著，導致有很大的汲極漏電流產生。High-k介電層可用來減少這個漏電流發生，因為較厚的介電層可以減少電子或電洞穿越閘極介電層的可能，使得穿隧電流可以被減少。
第一部份我們在Si基板上用ALD沉積HfO2作為介電層，並在上面鍍上1nm的Ti Cap希望藉由Ti的往下擴散並與Hf鍵結使介電常數大幅提升，藉此來微縮元件的EOT，此外這部分也採用Gate Last來完成元件。有Ti Cap的元件在Subthreshold Swing部分可達65mv/dec，此外在Gm等許多基本特性都超過單層HfO2的元件。
第二部份我們使用UHVCVD堆疊矽鍺虛擬基板，並在上面做高介電常數介電層的堆疊。首先對氮氧化鉭堆疊於氧化鉿元件進行研究，其結果發使用TaON/HfO2作為介電層之元件有較大的飽和汲極電流、最大轉導值。另外在可靠度方面有TaON堆疊之元件經Stress後也有較佳的可靠度。但有經過PDA的元件則反之。接著也對氮氧化鈦堆疊於氧化鉿的元件進行研究，可以看到元件在許多基本電性上也有進步，但在閘極漏電流以及可靠度部分卻很不理想，可能是鈦金屬擴散程度對溫度非常敏感有關。在載子遷移率部分，使用矽鍺虛擬基板的元件也有得到明顯的提升，PMOS載子遷移率為107cm/V-s；而使用較高介電常數堆疊的元件在遷移率部分普遍都有稍微的衰退，可能跟介電常數高的材料有較嚴重的離子極化，因此RPS(Remoto Phonon Scattering)較嚴重。

1.The effects of Ti cap stack on Hf base dielectrics in Si MOSFET.
Effects of Ti cap stack HfO2 for higher-k MOSFET.
The influence of electrical characteristics with / without PDA.
The influence of Ti cap stack HfO2 for N、P MOSFET

2.The effects of TaON stack on Hf base SiGe MOSFET.
Effects of TaON stack HfO2 for SiGe MOSFET.
The influence of electrical characteristics with / without PDA.
3.The effects of TiON stack on Hf base SiGe MOSFET.
Effects of TiON stack HfO2 for SiGe MOSFET.
The influence of electrical characteristics with / without PDA.

目錄
摘要    i
致謝    ii
目錄    iii
表目錄    viii
圖目錄    ix
第一章 緒論    1
1.1前言    1
1.2使用High-K介電材料的原因    1
1.3高介電材料的選擇    2
1.4矽鍺虛擬基板-應變通道    3
1.5臨界厚度    4
1.6差排    4
1.7鍺氧化物的特性    5
1.8界面缺陷鈍化(Interface defect passivation)    6
1.9論文架構    7
第二章 元件製程與量測    17
2.1氮氧化鉭、氮氧化鈦堆疊於氧化鉿做為高介電常數介電層應用在Gate First矽鍺通道P-MOSFET元件製作流程    17
2.1.1晶片刻號和晶背處理    17
2.1.2磊晶矽鍺虛擬基板與閘極介電層沉積    17
2.1.3金屬閘電極的形成    18
2.1.4源極(Source)、汲極(Drain)、基極(Base)的形成………………….18
2.1.5接出金屬導線、燒結………………………………………………..18
2.2 鈦金屬搭配ALD成長氧化鉿做為高介電常數介電層之Gate Last 電晶體元件製程    19
2.2.1晶片刻號及零層(Alignment Mask)曝光    19
2.2.2源極(Source)、汲極(Drain)、基極(Base)的形成    20
2.2.3 閘界電層(Gate Dielectric)的成長即退火處理    20
2.2.4 金屬閘電極的形成……………………………………………........20
2.2.5接出金屬導線、燒結……………………………………………….21
2.3 電性量測    21
2.3.1金氧半電晶體的量測    21
第三章 氧化鉿搭配鈦金屬層作為高介電層之電晶體電性研究    27
3.1研究動機    27
3.2製程與量測    29
3.2.1製程條件    29
3.2.2測量參數    30
3.3實驗結果與討論    31
3.3.1氧化鉿搭配Ti金屬應用在N、PMOS電晶體一般電特性    31
(1) 氧化鉿搭配鈦金屬對汲極電流的影響    ............31
(2) 氧化鉿搭配鈦金屬對轉導的影響    ............32
(3) 氧化鉿搭配鈦金屬對Subthreshold Swing的影響.    ............33
(4) 氧化鉿搭配鈦金屬對閘極漏電流影響    ............33
(5) 氧化鉿搭配鈦金屬對載子遷移率(mobility)的影響    ........... 34
3.3.2氧化鉿搭配Ti金屬應用在N、PMOS電晶體元件的可靠度影響    35
(a)熱載子注入(Channel Hot Carrier Stress) ...................................... 34
(b)F-N Stress(Constant Voltage Stress) .............................................. 36
3.4結論    37
第四章 矽鍺通道搭配氮氧化鉭與氧化鉿作為高介電層之電晶體電性研究...........................................................................................62
4.1研究動機    62
4.2製程與量測    64
4.2.1製程條件    64
4.2.2測量參數    65
4.3實驗結果與討論    66
4.3.1氧化鉿搭配氮氧化鉭應用在矽鍺虛擬基板之PMOS電晶體一般電特性    66
(1) 氧化鉿搭配氮氧化鉭對汲極電流的影響    ............66
(2) 氧化鉿搭配氮氧化鉭對轉導的影響    ............67
(3) 氧化鉿搭配氮氧化鉭對Subthreshold Swing的影響.    ............67
(4) 氧化鉿搭配氮氧化鉭對閘極漏電流影響    ............68
(5) 氧化鉿搭配氮氧化鉭對載子遷移率(mobility)的影響    ........... 69
4.3.2氧化鉿搭配氮氧化鉭應用在矽鍺虛擬基板對PMOS電晶體元件的可靠度影響    69
(a)熱載子注入(Channel Hot Carrier Stress) ...................................... 70
(b)F-N Stress(Constant Voltage Stress) .............................................. 71
4.4結論    71
第五章 矽鍺通道搭配氮氧化鈦與氧化鉿作為高介電層之電晶體電性研究...........................................................................................90
5.1研究動機    90
5.2製程與量測    91
5.2.1製程條件    91
5.2.2量測參數    92
5.3實驗結果與討論    92
5.3.1氧化鉿搭配氮氧化鈦應用在矽鍺虛擬基板之PMOS電晶體一般電特性    92
(1) 氧化鉿搭配氮氧化鈦對汲極電流的影響    ............92
(2) 氧化鉿搭配氮氧化鈦對轉導的影響    ............93
(3) 氧化鉿搭配氮氧化鈦對Subthreshold Swing的影響.    ............94
(4) 氧化鉿搭配氮氧化鈦對閘極漏電流影響    ............94
(5) 氧化鉿搭配氮氧化鈦對載子遷移率(mobility)的影響    ........... 95
5.3.2氧化鉿搭配氮氧化鈦應用在矽鍺虛擬基板對PMOS電晶體元件的可靠度影響    95
(a)熱載子注入(Channel Hot Carrier Stress) ...................................... 96
(b)F-N Stress(Constant Voltage Stress) .............................................. 96
5.4結論    98
第六章 結論與展望    117
結論    117
參考文獻    120

                                

[1] Iternational Technology Roadmap for Semiconductor, 2003 edition.
[2] J. H. Stathis, et al, IEEE IEDM, Vol. 71, p. 167-170, 1998
[3] A. I. Kingon, et al, Nature 406, p. 1032-1038, 2000
[4] M. Houssa, et al, Material Science and Enginerring R, p. 37-85, 2006
[5] Jack C.Lee, et al., IEEE EDS Vanguard Series of Independent Short Course, p.202, 2001
[6] Nan Lu,The University of Texas at Austin, Ph.D.,p.12 ,2006
[7] S, Saito, et al., IEEE IEDM, p. 797-800, 2003
[8] R. People , et al., App. Phys. Lett, Vol. 47, p. 322, 1985
[9] R. Zhang, North Carolina State University, Ph. D., p.1-97, 2006
[10] http://www.sp.phy.cam.ac.uk/~SiGe/PhDs%20in%20SiGe%20Research%20at%20Cambridge.html
[11] Hiroaki Arimura, et al., Appl. Phys. Lett. 92,212902 ,2008
[12] C. Claeys, et al., IEEE IEDST, 2007
[13] Koji Kita, et al.,Jpn.J.Appl.Phys, Vol. 47, p. 2349-2353, 2008
[14] T. Takahashi, et al., IEEE IEDM, p. 697-700, 2007
[15] S. Migita, et al., IEEE VLSI Tech. Dig. Tech., p.152-153,2008
[16] Yoshiki Kamata, Materials today, Vol. 11,p.30-38 ,2008
[17] Sachin Joshi, et al.,IEEE Electron Device Letters, Vol. 28, p. 308-311, 2007
[18] W. P. Bai, et al., IEEE Electron Device Letters, Vol. 26, p.378-380, 2005
[19] S. Petitdidier, et al., Thin Solid Films,Vol. 476, p. 51-58, 2005
[20] D.C. Houghton, J. Appl. Phys, Vol. 70, p. 2136-2151, 1991
[21] Y.H Wu, Deep-Submicron-Devices Chapter 4, NTHU_2007
[22] H.-S. P. Wong, IBM J. Res. & Dev, Vol. 46, p. 133-168, 2002
[23] W. J. Zhu et al., IEEE Electron Device Letters, Vol.25, NO.2, pp.89-91, 2004
[24] S. I. Takagi et al., IEEE Trans. Electron Devices, Vol. 41, NO.12, pp.2357-2362, 1994
[25] R. Woltjer, et al., IEEE Trans. Electron Devices, Vol. 42, pp.109-115, 1995
[26] T.P.Ma, IEEE Trans. Electron Device, vol. 45, p.680, March 1998.
[27] Tung Ming Pan, et al., Appl. Phys. Lett. vol.78, p.1439
[28] C. D. Young, et al., IEEE Device and Materail Reliability, Vol.6,p.123-131,2006.
[29] S. Mahapatra, et al., IEEE Electric Device, Vol. 53, pp.1583-1592, 2006.
[30] S. H. Bae, et al., IEEE Electron Device Lett. , vol 24, no. 9, 2003
[31] G.D.Wilk, et al., Journal of Applied Physics, vol.89,p.5243-5275,2001
[32] K. Yamamoto, et al., Appl. Phys. Lett. pp.2053-5, Vol 81, 2002
[33] C.L. Cheng, et al., Appl. Phys. Lett. Vol86, p.212902-3, 2005
[34] C.S. Kang, et al., IEEE Transactions on Electron Devices, Vol 51, p .220-7, 2004
[35] X. Wang, et al., IEEE Transactions on Electron Devices, Vol51,p.1798-4, 2004
[36] B. Djezzar, Symp. Nuclear Science, p.234-9, 2001
[37] D.M. Fleetwood, IEEE Transcactions on Nuclear Science, Vol 43, p.779-6, 1996
[38] X. Yu, et al., IEEE Electron Device Lett. Vol25,p.501-3, 2004
[39] S. Mudanai, et al., IEEE Electron Device Lett. ,Vol 23,p.728-0,2002
[40] D.K. Schroder, John wiley & Sons, p.337-8,1998
[41] P.O. Hahn, et al., J.Vac. Sci. Technol. A, Vol 2, p. 574-3, 1984
[42] T.Yamanka, et al.,IEEE Electron Device Lett., Vol 17, p.178-0, 1996
[43] W.K. Chim et al., J. Appl. Phys., Vol93, p.4788-3, 2003
[44] Heyns, et al., VLSI Technology, Systems, and Applications, International Symposium, p.247, 2003
[45] J.F. Conley, et al., Electrochem. and Sol. State Lett., p.108-112, 2002
[46] P.O. Hahn, et al., J.Vac. Sci. Technol. A, Vol 2, p. 574-3, 1984
[47] T.Yamanka, et al.,IEEE Electron Device Lett., Vol 17, p.178-0, 1996
[48] W.K. Chim et al., J. Appl. Phys., Vol93, p.4788-3, 2003
[49] Chia Ching Yeo, et al., IEEE Electron Device Letters, Vol. 26, NO. 10, 2005
[50] Erich Kasper et al., Thin Solid Films, Vol. 336, p. 319-322, 1998
[51] C.D. Young, et al., IIRW Final Report, 2005
[52] C.X.Li, et al., Microelectronics Reliability, Volume 48, Issue 4, P. 526-530 , 2008
[53] C.X.Li, et al., Solid-State Electronics, Volume 54, Issue 7, P. 675-679 , 2010
[54] J. Huang, et al. VLSI ,3A-1 p.34-35 ,2009
[55] O. A. Mironov, et al. IEEE European Solid-State Device Research,p.557-560 ,2004

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