在所有的算數四則運算中，加減法使用頻率最高，而加法是最基本的算術運算之一。因此加法器速度的快慢會影響整個系統的執行效能。在快速的加法器中，採用不同的加法器設計架構，像是漣波進位加法器(Ripple Carry Adder)、前瞻進位加法器(Carry-Lookahead Adder)、進位跳躍加法器(Carry Skip Adder) 和進位選擇加法器(Carry-Select Adder)等類型，不同加法器設計方式都會得到不同的面積、速度、還有功耗表現的結果。而CLA(Carry-Lookahead Adder)是最為人所熟知且廣為使用的加法器，因為CLA使用了進位預測電路，減少進位傳遞的問題。而我們提出一個新的架構為可變長度前瞻式進位加法器「Variable Length-Carry Through Carry Look-ahead Adder-(VL-CT-CLA)」，主要是在提供加法器運算快速的設計架構，此加法器設計方法是將原本傳統固定4-bit組合的部份，改為使用以可變動的n-bit模式來組合電路設計，同時在n-bit組合當中，我們進一步經由嘗試分析不同bit組合，以求得如何在n-bit組合下，找出最為快速且較佳效能的bit組合，並將CLA在速度延遲與面積上都能獲得提升，達到使面積減少且速度提升。本論文所提的可變長度前瞻式進位加法器架構設計方法，主要是使用CTA與CLA這兩種加法器架構做結合設計，並且使用不同的位元組來作組合，藉由最佳化n-bit的組合，使加法器有效的將面積與速度改善。
本論文提出一個可變動長度之快速加法器的設計架構，藉由結合n個bit組合中，試著找出最佳臨界路徑的組合數，接著由實驗gate層次，將整個加法器電路架構的行為模擬出來，得到模擬輸出的結果值，以驗證設計之gate正確性。
在速度及面積的分析，本論文使用gate層次，將各種位元組的CTA與CLA電路設計出來，並分析此加法器在不同長度位元組組合下，速度及面積的最佳化方法，並且將不同Level的時間延遲Equation計算式表示出來。
本論文針對此VL-CT-CLA架構運算方式做研究，首先我們先找出使用不同n-bit組合傳遞的最佳路徑，並且考慮不同Level的CLA運算式，且分析整個加法器的Area及Critical Path。最後在進位輸出部份，我們提出的方法是利用CTA作為Carry的輸出，因此可以縮減一個Carry out邏輯閘的延遲時間。
實驗與模擬結果中，由硬體描述語言電路設計及合成結果，驗證出CTA與CLA結合使用架構的特色，並且驗證此時間延遲與面積結果值。
我們用不同n個bit組合與不同層次的加法器設計架構，以縮減整個加法器的面積。從實驗的結果可看出，我們提出的架構比傳統CLA加法器架構，在面積與速度上都有改良。因此，我們將原本架構稍作修改，但卻不需付出太多額外面積及延遲時間，達到一個全新可變動長度前瞻式進位加法器的架構。在實驗過程當中，由實驗數據可看出對於可變動長度組合的加法器，確實能將傳統固定4-bit加法器設計，在整體加法器的執行運算速度提高且面積縮小。簡而言之，我們所提出的加法器能在不影響速度下又盡可能的去縮減面積，且又容易拓展成具有彈性的可變動長度的位元組組合之架構設計。

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