簡易檢索 / 詳目顯示

回結果列表
研究生： 張新君
Hsin-Chun Chang
論文名稱： 金氧半元件金屬閘極和高介電係數介電層之製程整合研究
Integration of Metal Gate and High-k Gate Dielectric for Advanced MOS Devices
指導教授： 張廖貴術
Kuei-Shu Chang-Liao
口試委員:
學位類別： 碩士
Master
系所名稱： 原子科學院 - 工程與系統科學系
Department of Engineering and System Science
論文出版年： 2006
畢業學年度： 94
語文別： 中文
論文頁數： 263
中文關鍵詞： 高介電係數 、金屬閘極 、功函數 、等效氧化層厚度 、界面特性 、熱穩定性
外文關鍵詞： high-k, metal gate, work function, EOT, interface properties, thermal stability
相關次數： 點閱：3  下載：0 
分享至:
查詢本校圖書館目錄 查詢臺灣博碩士論文知識加值系統 勘誤回報

    • 為了改善MOSFET電晶體的性能，元件的尺寸被要求越來越小，在未來的CMOS技術中等效氧化層厚度 (EOT) 甚至被要求縮小到1.0nm以下。然而，當二氧化矽縮小到1.5nm以下時穿隧電流變得相當顯著，導致有很大的閘極漏電流發生。High-k介電層可用來減少這個漏電流發生，因為較厚的介電層可以減少電子或電洞穿越閘極介電層的可能，使得穿隧電流可以被減少。另外在閘電極方面，ITRS的roadmap中認為使用金屬閘電極是一個可以防止多晶矽閘極高片電阻和空乏效應發生的技術之一。
    本論文研究的重點放在High-k介電層和金屬閘極的材料選擇上。在High-k介電層這部分選用HfTaSiON當作介電層材料，而且在介電層和矽基板間沉積一層0.5nm的HfON緩衝層可以改善元件電特性和熱穩定性，插入這個緩衝層後也可提高介電層和矽基板界面的品質，因為從XPS分析中可偵測到較高濃度的Si-O bonds，從XRD分析中也可得到減緩結晶的特性。除了插入一層緩衝層可提高介電層品質外，將介電層HfxTaySizOwN中Hf含量減少 (即提高TaSi含量) 在物理特性方面可以使薄膜在高溫退火下保持非晶態，並且可以抑制金屬離子的擴散和改善界面特性，在電子特性方面可以提升介電層的品質和可靠度，如漏電流、遲滯、stress-induced Vfb shift & leakage current和Dit。
    金屬閘極這部分的研究中選用HfTaSiN當作金屬閘電極材料，在SiO2上面沉積Hf0.19Ta0.41Si0.26N0.14閘電極可以獲得極佳的電特性和熱穩定性，因為此組成下的金屬閘極從SIMS分析中可獲得最少的金屬離子擴散，且其擴散情形較不受PMA溫度影響。在金屬閘極功函數方面，Hf0.19Ta0.41Si0.26N0.14閘電極在SiO2上面可獲得熱穩定性極佳的near-midgap金屬功函數，可應用在FD-SOI或SDG元件的閘電極上。
    元件的持續微縮使SiO2的漏電流越來越嚴重，多晶矽空乏效應和p型多晶矽的boron穿透等問題變得很重要，所以金屬閘電極和High-k介電層的整合在未來科技裡變得越來越重要。我們將Hf0.19Ta0.41Si0.26N0.14閘電極搭配HfOxNy介電層可獲得極佳的熱穩定性，且EOT為1.45nm。與HfTaN/HfOxNy和TaN/HfOxNy結構相比，在差不多的EOT下HfTaSiN/HfOxNy的結構可獲得2個次方的漏電流改善，並有較佳的電特性和熱穩定性，這是因為Si加入到金屬電極中可抑制金屬離子在高溫製程後的擴散，使得金屬閘極更穩定，所以HfTaSiN/HfOxNy的結構擁有較佳的界面品質。
    最後我們也研究出HfTaN閘電極應用在SiO2和HfOxNy介電層上對於功函數的影響，結果發現皆可獲得熱穩定性不錯的功函數，分別為4.6 eV和4.7 eV，可應用在FDSOI元件上的閘電極使用。

    目錄 摘要………………………………………………………………… i 致謝………………………………………………………………… iii 圖目錄……………………………………………………………… x 表目錄……………………………………………………………… xviii 第一章 序言 1.1 二氧化矽微縮的極限…………………………………………… 1 1.2 高介電係數閘極介電層(High-k Gate Dielectric)………… 3 1.2.1 為何使用高介電係數介電層…………………………… 3 1.2.2 高介電係數介電層之選擇……………………………… 6 1.2.3 一些常見高介電係數介電層…………………………… 8 1.3 研究高介電係數介電層之動機………………………………… 9 1.4 可替代的金屬閘極……………………………………………… 10 1.5 最近金屬閘極的研究…………………………………………… 12 1.6 研究金屬閘極之動機…………………………………………… 17 1.7 高介電係數介電層與金屬閘極面臨主要的挑戰……………… 18 1.8 論文架構………………………………………………………… 20 參考文獻……………………………………………………………… 32 第二章 元件製程與量測 2.1 高介電係數介電層 < HfTaSiON/HfON (不同厚度) > 金氧半電容之元件製作流程…………………………………… 36 2.2 高介電係數介電層 < HfxTaySizOwN/HfON > 金氧半電容之元件製作流程…………………………………… 40 2.3 金屬閘極 < HfxTaySizN > 金氧半電容之元件製作流程…… 43 2.4 介電層 < HfOxNy > 搭配金屬閘極 < HfTaN> 和 <HfTaSiN> 金氧半電容之元件製作流程…………………………………… 47 2.5 金氧半電容電性量測…………………………………………… 51 2.5.1 電容-電壓 (C-V) 特性量測…………………………… 51 2.5.2 電流-電壓 (I-V) 特性量測…………………………… 52 2.5.3 遲滯 (Hysteresis) 特性量測………………………… 53 2.5.4 Stress-Induced Vfb shift (△Vfb) 特性量測……. 55 2.5.5 Stress-Induced Leakage Current (SILC) 特性量測.56 2.5.6 萃取金屬閘極之功函數 (Work Function)…………… 58 2.5.7 萃取界面之捕獲電荷密度 (Dit)……………………… 59 2.6 金氧半電容物性與材料分析………………………………… 60 2.6.1 歐傑電子顯微鏡 (SAM) & 化學分析電子儀 (ESCA).. 60 2.6.2 X光粉末繞射儀 (XRPD)……………………………… 61 2.6.3 二次離子質譜儀 (SIMS)…………………………………… 62 參考文獻……………………………………………………………… 73 第三章 HfTaSiON介電層在矽基板間插入不同厚度的HfON緩衝層及不同PDA溫度退火對金氧半元件特性之研究 3.1 研究動機………………………………………………………… 75 3.2 製程與量測……………………………………………………… 78 3.2.1 製程條件………………………………………………… 78 3.2.2 量測參數………………………………………………… 80 3.3 實驗結果與討論………………………………………………… 81 3.3.1 在HfTaSiON / Si界面插入不同厚度HfON緩衝層 對電性和可靠度之影響………………………………… 81 3.3.2 在HfTaSiON / Si界面插入不同厚度HfON緩衝層 對物理特性之影響……………………………………… 85 3.4 結論……………………………………………………………… 87 參考文獻………………………………………………………………100 第四章 閘極介電層HfxTaySizOwN組成比及不同PDA溫度退火對金氧半元件特性之研究 4.1 研究動機…………………………………………………………102 4.2 製程與量測………………………………………………………105 4.2.1 製程條件…………………………………………………105 4.2.2 量測參數…………………………………………………107 4.3 實驗結果與討論…………………………………………………109 4.3.1 HfxTaySizOwN閘極介電層之物理特性……………… 109 4.3.2 HfxTaySizOwN閘極介電層之電子特性……………… 112 4.4 結論………………………………………………………………118 參考文獻………………………………………………………………135 第五章 HfxTaySizN金屬閘電極組成比及不同PMA溫度退火對金氧半元件特性之研究 5.1 研究動機 ………………………………………………………137 5.2 製程與量測 …………………………………………………… 139 5.2.1 製程條件 ……………………………………………… 139 5.2.2 量測參數…………………………………………………140 5.3 實驗結果與討論…………………………………………………143 5.3.1 HfxTaySizN閘電極不同組成元素對特性之影響…… 143 5.3.2 不同組成的HfxTaySizN閘電極之PMA溫度效應……… 148 5.4 結論………………………………………………………………153 參考文獻………………………………………………………………177 第六章 Hf0.19Ta0.41Si0.26N0.14金屬閘電極其介電層為HfOxNy在金氧半元件特性上之研究 6.1 研究動機 ……………………………………………………… 179 6.2 製程與量測………………………………………………………181 6.2.1 製程條件…………………………………………………181 6.2.2 量測參數…………………………………………………183 6.3 實驗結果與討論…………………………………………………185 6.3.1 Hf0.19Ta0.41Si0.26N0.14 閘電極搭配不同介電層 < HfOxNy 和 SiO2 > 之比較………………………… 185 6.3.2 Hf0.19Ta0.41Si0.26N0.14 閘電極搭配不同介電層 < HfOxNy 和 SiO2 > 在不同PMA溫度退火下之比較.189 6.3.3 介電層HfOxNy搭配不同閘電極 < TaN、HfTaN、 HfTaSiN > 在不同PMA溫度退火下之比較…………… 192 6.4 結論 …………………………………………………………… 196 參考文獻………………………………………………………………228 第七章 Hf0.27Ta0.58N0.15金屬閘電極其介電層為HfOxNy在金氧半元件特性上之研究 7.1 研究動機…………………………………………………………229 7.2 製程與量測………………………………………………………231 7.2.1 製程條件…………………………………………………231 7.2.2 量測參數…………………………………………………232 7.3 實驗結果與討論…………………………………………………235 7.3.1 Hf0.27Ta0.58N0.15 閘電極搭配不同介電層 < HfOxNy 和 SiO2 > 在電性上之比較……………… 235 7.3.2 Hf0.27Ta0.58N0.15 閘電極搭配不同介電層 < HfOxNy 和 SiO2 > 在不同PMA溫度退火下之比較…237 7.4 結論………………………………………………………………240 參考文獻………………………………………………………………258 第八章 結論 8.1 結論………………………………………………………………259 圖目錄 圖1.1 極薄二氧化矽之直接穿隧漏電流機制………………………23 圖1.2 不同氧化層厚度下閘極電壓對上閘極漏電流的關係圖……23 圖1.3 ITRS 2004 (Updated) 公佈不同 technology nodes 的 Jg 與EOT 的預測…………………………………………… 24 圖1.4 閘極氧化層隨著 technology node 的微縮趨勢………… 24 圖1.5 CPU的功率消耗與 technology node 的對應圖……………25 圖1.6 SiO2 和 high-k 介電層在相同 EOT 下的漏電流比較……25 圖1.7 閘極漏電流對應等效氧化層厚度的關係圖…………………26 圖1.8 圖示說明SiO2和high-k閘極介電層的不同…………………26 圖1.9 nMOS 和 pMOS 元件使用 midgap 和 dual-metal gates 時臨界電壓的能帶圖…………………………………27 圖1.10 金屬閘極之功函數……………………………………………27 圖1.11 金屬閘極和多晶矽閘極搭配Tox=3nm介電層時的CV 特性曲線………………………………………………………28 圖1.12 圖中標示出多晶矽閘極和金屬氧化物裡面可能存在 電荷的位置……………………………………………………28 圖1.13 多晶矽閘極其介電層為HfO2時會有Fermi pinning效應… 29 圖1.14 多晶矽閘極其介電層為HfO2時發生Fermi pinning的位置.30 圖1.15 使用金屬閘電極搭配high-k介電層時，Fermi pinning 之影響可被改善………………………………………………30 圖1.16 high-k介電層搭配金屬閘極或是多晶矽閘極時在不同 反轉層電容厚度和不同界面層厚度下電子遷移率的比較…31 圖1.17 將傳統 poly-Si/SiO2 結構換成 metal gate/high-k 時 ，在nMOS或pMOS上需選擇適當的金屬閘極…………………31 圖2.1 (a) Fowler-Nordheim Tunneling，(b) Direct Tunneling 能帶示意圖……………………………………………………65 圖2.2 電壓從<反轉到累積>和從<累積到反轉>互相掃描下， 掃描的範圍越大得到的平帶電壓差也就越大………………66 圖2.3 藉由stress前後所量測到的電流特性，說明SILC 發生的原因……………………………………………………67 圖2.4 nMOS能帶圖。此圖為inelastic trap-assisted tunneling 穿過oxide trap的示意圖……………………………………67 圖2.5 ∆JT 和 ∆Jv 對應閘極電壓之作圖……………………… 68 圖2.6 平帶條件下Metal / SiO2 / Si電容結構之能帶圖……… 69 圖2.7 ESCA (XPS) 工作原理示意圖……………………………… 70 圖2.8 平行的晶體平面之X-ray diffraction…………………… 71 圖2.9 SIMS的圖示說明………………………………………………72 圖3.1 HfON緩衝層的厚度為 (a) 0， (b) 0.5nm， (c) 1.0nm 的HfTaSiON閘極介電層示意圖………………………………89 圖3.2 在HfTaSiON/Si界面插入1.0nm厚的HfON緩衝層之 MOS電容量測和模擬的C-V特性………………………………90 圖3.3 在HfTaSiON/Si界面插入不同厚度的HfON緩衝層之 電容經過750oC PDA處理後的高頻CV特性………………… 91 圖3.4 所有電容元件之EOT和偏壓在Vg - Vfb= -1.0 V 時之閘 極漏電流密度與PDA溫度的關係…………………………… 92 圖3.5 條件為B0、B1和B2的MOS電容在 sweep voltage : ±2V下的遲滯特性 (ΔVfb)…………… 93 圖3.6 偏壓操作在矽表面空乏區時Gp/wA對應w的關係圖…………94 圖3.7 利用Conductance method萃取元件的 Interface trap densities (Dit)…………………………95 圖3.8 比較B0和B1兩個條件下的SILC特性…………………………96 圖3.9 比較不同結構 (a) B0和B2， (b) B1和B2 的電容 元件在定電場的stress下，平帶電壓偏移量之比較………97 圖3.10 針對B0、B1和B2三個不同結構的介電層施以950oC 45秒的退火處理下Si2p core-level的XPS spectra………98 圖3.11 B0和B1條件下的XRD spectra……………………………… 99 圖4.1 本章製程條件與電容結構………………………………… 119 圖4.2 不同Hf含量的HfTaSiON介電層在通氮氣環境下施 以不同PDA溫度退火後的XRD spectra…………………… 120 圖4.3 不同Hf組成的HfTaSiON介電層在通氮氣環境下施 以950oC的退火，其不同元素 (a) Hf 4f core-level， (b) Ta 4f core-level 之XPS spectra………………… 121 圖4.4 不同Hf含量的HfTaSiON介電層在通氮氣環境下施 以950oC/30s 退火，其Si 2p core-level spectra…… 122 圖4.5 不同Hf含量 (a) 20%，(b) 14% 之HfTaSiON介電 層施以不同PDA溫度退火，其N 1s core-level spectra.123 圖4.6 TaN/ HfTaSiON-HfON/ Si 電容結構的TOFSIMS分析…… 124 圖4.7 14%_Hf的HfTaSiON介電層施以850oC退火後的CV特性……125 圖4.8 n型金氧半電容搭配14%_Hf的HfTaSiON介電層在通 氮氣環境下施以850oC退火後元件的電流-電壓特性…… 126 圖4.9 金氧半電容搭配14% 和20%_Hf的HfTaSiON介電層 在通氮氣環境下施以850oC退火後的高頻CV特性…………127 圖4.10 不同Hf組成比的HfTaSiON介電層之等效氧化層厚度 和偏壓在Vg - Vfb = -1V 時的閘極漏電流，在施以不同 PDA溫度退火下的特性比較…………………………………128 圖4.11 不同Hf含量的HfTaSiON介電層施以不同PDA溫度 退火後，其平帶電壓平移的比較………………………… 129 圖4.12 電導與頻率之關係圖……………………………………… 130 圖4.13 元件施以不同PDA溫度退火時，各條件下的Dit與 PDA溫度的關係………………………………………………131 圖4.14 不同條件的閘極介電層經過sweep voltage: ±2V時， 遲滯造成平帶電壓位移與PDA溫度的關係…………………132 圖4.15 對金氧半元件施以-15MV/cm的stress電場下，觀察 不同條件的閘極介電層造成CV平帶電壓位移的比較 和與PDA溫度的關係…………………………………………133 圖4.16 不同條件的介電層之SILC特性比較……………………… 134 圖5.1 本章元件示意圖…………………………………………… 154 圖5.2 金屬電極HfTaSiN詳細的製程條件…………………………155 圖5.3 (a) 不同組成比的TaSiN閘電極在Air環境下進行650oC 退火，圖為氧原子穿透和氧化層形成之示意圖………… 156 圖5.3 (b) HfxTaSiN / SiO2 / Si結構之AES分析………………156 圖5.4 金屬閘電極 (a) Hf0.27Ta0.35Si0.23N0.15和 Hf0.42Ta0.26Si0.17N0.15，(b) Hf0.19Ta0.41Si0.26N0.14 在不同PMA退火後的XRD分析……………………………… 157 圖5.5 (a)1000oC/15s退火下，氮原子在不同結構中的擴散情形158 圖5.5 (b) HfTaSiN和TaSiN不同金屬電極在850oC退火下之 SIMS分析…………………………………………………… 158 圖5.6 不同組成比的HfTaSiN金屬電極施以950oC高溫退火 後的SIMS分析……………………………………………… 159 圖5.7 為Hf0.19Ta0.41Si0.26N0.14 - gated MOS device施以 950oC高溫退火下，其 (a) CV和 (b) IV 特性………… 160 圖5.8 (a) 量測元件(SAM.04 ~ 06)不同頻率下的電導值。(b) 不同組成的HfxTaSiN-gated MOS devices施以850oC 退火下之interface trap density比較………………… 161 圖5.9 (a) 量測SAM.01元件之CV-hysteresis。(b) 不同條件 之MOS元件施以850oC退火後的遲滯比較………………… 162 圖5.10 (a) 將SAM.01的閘極施以定電場 -13MV/cm stress， 量測不同stress時間下的CV曲線。(b) 不同組成的 HfxTaSiN-gated MOS device經stress過後造成平帶 電壓平移之比較…………………………………………… 163 圖5.11 (a) 將SAM.03閘極施以定電場 -13MV/cm stress， 在不同stress時間下的IV曲線。(b) 不同條件下之 MOS元件其SILC的比較圖……………………………………164 圖5.12 (a) Hf0.42Ta0.26Si0.17N0.15 和 (b) Hf0.27Ta0.35Si0.23N0.15 - gated MOS device不同PMA溫度退火下之SIMS分析………………165 圖5.13 Hf0.19Ta0.41Si0.26N0.14 - gated MOS device不同PMA 溫度退火下之SIMS分析…………………………………… 166 圖5.14 (a) MOS device之能帶圖………………………………… 167 圖5.14 (b) 將SAM.02在不同溫度下進行Jg – Vg 量測…………167 圖5.14 (c) 利用(b)圖將SAM.02的△JT和△JV萃取出來…………168 圖5.14 (d) 不同組成的HfTaSiN金屬閘極搭配SiO2介電層， 在不同PMA溫度退火下功函數的比較…………………169 圖5.15 (a) Hf0.19Ta0.41Si0.26N0.14 和 (b) Hf0.42Ta0.26Si0.17N0.15–gated MOS device 其PMA溫度和CV、Jg的關係…………………………………170 圖5.16 Hf0.19Ta0.41Si0.26N0.14 - gated MOS device 在不同PMA溫度退火下閘極漏電流與電壓之關係…………171 圖5.17 不同條件的HfxTaSiN-gated MOS device比較EOT 和Workfunction與PMA溫度的關係…………………………172 圖5.18 不同條件的HfxTaSiN-gated MOS device其Dit與PMA 溫度的關係………………………………………………… 173 圖5.19 不同條件的HfxTaSiN-gated MOS device其遲滯與PMA 溫度的關係………………………………………………… 174 圖5.20 (a) 19%，(b) 27%，(c) 42%_Hf的HfxTaSiN-gated MOS device其stress-induced Vfb shift與溫度的關係.175 圖5.21 (a) 19%，(b) 27%，(c) 42%_Hf的HfxTaSiN-gated MOS device其SILC與PMA溫度的關係………………………176 圖6.1 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配(a) SiO2， (b) HfOxNy介電層之示意圖……………………………… 200 圖6.2 TaSiN / Hf0.19Ta0.41Si0.26N0.14 / HfOxNy / Si閘極結 構施以750oC高溫PMA退火後進行AES分析…………………201 圖6.3 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配介電層 (a) SiO2 ，(b) HfOxNy時之XRD分析…………………… 202 圖6.4 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配 (a) SiO2 ， (b) HfOxNy介電層時之SIMS分析………………………… 203 圖6.5 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配HfOxNy介電層施以 850oC高溫PMA退火後的CV特性…………………………… 204 圖6.6 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層施以 850oC高溫PMA退火後在Vg – Vfb= -1V時之漏 電流累積比較圖…………………………………………… 205 圖6.7 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層施以 850oC高溫PMA退火後Dit的比較……………………………206 圖6.8 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配 (a) SiO2 ， (b) HfOxNy介電層施以750oC高溫PMA 退火後 CV-Hysteresis的比較…………………………… 207 圖6.9 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層施以 850oC高溫PMA退火後stress-induced Vfb shift的比較.208 圖6.10 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層施以 850oC高溫PMA退火後SILC的比較………………………… 209 圖6.11 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配(a) SiO2 ， (b) HfOxNy介電層在不同高溫PMA退火下之 漏電流累積圖……………………………………………… 210 圖6.12 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層其 EOT和Vg -Vfb= -1V時漏電流的PMA溫度效應…………… 211 圖6.13 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配 (a) HfOxNy介 電層時不同PMA溫度下Gp/ωA與ω的關係。 (b)不同介電層時Dit與PMA溫度的關係……………………212 圖6.14 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層時其 CV-Hysteresis的PMA溫度效應…………………………… 213 圖6.15 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層時 (a)不同PMA溫度與不同時間造成的Vfb shift的關係。 (b) 750秒stress後Vfb shift與PMA溫度的關係…………214 圖6.16 Hf0.19Ta0.41Si0.26N0.14金屬電極搭配不同介電層時 (a)不同PMA溫度與不同時間造成漏電流增加的關係。 (b) 500秒stress後SILC與PMA溫度的關係……………… 215 圖6.17 不同金屬電極搭配HfOxNy介電層之示意圖……………… 216 圖6.18 介電層HfOxNy搭配(a) HfTaN，(b) HfTaSiN 金屬電 極在850oC PMA退火後的SIMS分析…………………………217 圖6.19 金屬電極 (a) TaN，(b) HfTaN，(c) HfTaSiN搭配 HfOxNy介電層在850oC PMA退火後的CV特性………………218 圖6.20 介電層HfOxNy搭配不同金屬電極在850oC PMA 退火後的IV特性…………………………………………… 219 圖6.21 介電層HfOxNy搭配不同金屬電極其EOT和 Vg -Vfb= -1V時閘極漏電流之PMA溫度效應………………220 圖6.22 介電層HfOxNy搭配不同金屬電極時Dit與PMA 溫度的關係………………………………………………… 221 圖6.23 介電層HfOxNy搭配不同金屬電極之電容元件的 遲滯特性與PMA溫度的關係…………………………………222 圖6.24 介電層HfOxNy搭配不同金屬電極在stress 750秒後 Vfb shift與PMA溫度的關係……………………………… 223 圖6.25 介電層HfOxNy搭配(a) TaN，(b) HfTaN， (c) HfTaSiN金屬電極在850oC PMA退火後 不同stress時間下的IV曲線……………………………… 224 圖6.26 介電層HfOxNy搭配不同金屬電極施以850oC PMA 退火，在stress 750秒前、後的IV曲線………………… 225 圖6.27 介電層HfOxNy搭配不同金屬電極在施加-13MV/cm 的閘極電場後SILC與PMA溫度的關係………………………226 圖6.28 介電層HfOxNy搭配不同金屬電極施加750秒 -13MV/cm電場後其SILC與PMA溫度的關係…………………227 圖7.1 Hf0.27Ta0.58N0.15閘電極沉積在三個不同厚度的 HfOxNy介電層上形成的MOS電容結構之示意圖……………242 圖7.2 使用模擬程式萃取出等效氧化層厚度…………………… 243 圖7.3 Hf0.27Ta0.58N0.15閘電極搭配不同介電層之EOT累積圖.244 圖7.4 Hf0.27Ta0.58N0.15閘電極搭配不同介電層之漏電 流密度在Vg -Vfb = -1V時之累積比較圖…………………245 圖7.5 Hf0.27Ta0.58N0.15閘電極搭配不同介電層在 Sweep：-3V~3V之平帶電壓偏移量累積圖…………………246 圖7.6 Hf0.27Ta0.58N0.15閘電極搭配不同介電層在 E= -12 MV/cmstress後的缺陷產生率比較圖…………… 247 圖7.7 Hf0.27Ta0.58N0.15閘電極搭配不同介電層在 E= -12 MV/cmstress後的平帶電壓偏移量比較圖……… 248 圖7.8 PMA溫度對等效氧化層厚度及在 Vg -Vfb = -1V時的漏電流圖………………………………249 圖7.9 介電層 (a) HfOxNy，(b) SiO2，在不同的PMA 溫度下CV遲滯累積圖……………………………………… 250 圖7.10 不同介電層在不同PMA溫度下和 缺陷產生率的關係圖……………………………………… 251 圖7.11 介電層 (a) HfOxNy，(b) SiO2，施加E = -12 MV/cm 的應力後在不同PMA溫度下的平帶電壓偏移量圖…………252 圖7.12 為Gp/ωA對頻率的關係圖………………………………… 253 圖7.13 不同介電層樣品的Dit與PMA溫度關係圖………………… 254 圖7.14 3個不同厚度之HfOxNy介電層搭配Hf0.27Ta0.58N0.15 閘電極的EOT對上Vfb之關係圖…………………………… 255 圖7.15 不同PMA溫度下，Hf0.27Ta0.58N0.15閘電極搭配 SiO2 和HfOxNy介電層之功函數比較………………………256 圖7.16 不同PMA溫度退火下，介電層HfOxNy之EOT 和Hf0.27Ta0.58N0.15閘電極之功函數的溫度效應…… 257 表目錄 表1.1 ITRS (2003) 公佈高速和低功率元件最小關鍵尺寸和 等效氧化層厚度之規格………………………………………22 表1.2 ITRS (2004) 公佈等效氧化層厚度、閘極漏電流和電 子遷移率的要求………………………………………………22 表3.1 HfTaSiON閘極介電層搭配不同厚度的HfON緩衝層 之詳細製程條件………………………………………………88 表6.1 詳細實驗條件……………………………………………… 199 表7.1 不同樣品的製程條件……………………………………… 241

    參考文獻
    [1] H. S. Momose, et al., IEDM Tech. Dig., p.593, 1994.
    [2] S. –H. Lo, et al., IEEE Electron Device Letter, p.209,
    1997.
    [3] E. H. Nicollian, et al., MOS Physics and Technology,
    Wiley, New York, 1982.
    [4] C. T. Liu, et al., Tech. Dig. IEDM, p.747 (1988).
    [5] IEDM Short Course 1999.
    [6] B. E. Weir, et al., Tech. Dig. IEDM, p.437 (1999).
    [7] International Technology Roadmap for Semiconductors,
    2004 (updated).
    [8] D. A. Buchanan, et al., IBM J. Res. Development,
    vol.32, no.3, p.245 (1999).
    [9] H. S Momose, et al., IEEE Trans. Electron Devices,
    vol.45, p.691, 1998.
    [10] M. Cao, et al., IEEE Elec. Dev. Lett., 19, 291 (1998).
    [11] C. Y. Wong, et al., Tech. Dig. IEDM, p. 238 (1988).
    [12] B. Yu, et al., IEEE Trans. Electron Dev., 45(6),
    p.1253 (1998).
    [13] T. Hori, Gate dielectrics and MOS ULSIs, p.149,
    Springer-Verlag, Berlin, 1997.
    [14] ITRS web page, http://public.itrs.net/Files/2003ITRS/.
    [15] G. D. Wilk, et al., J. Appl. Phys., vol.89, pp.5243-
    5275, 2001.
    [16] D. A. Buchanan, IBM, J. Res. Develop., vol.43, pp.245-
    264, 1999.
    [17] J. H. Stathis, et al., IEEE Transactions on Device and
    Materials Reliability, vol.1, pp.43-59, 2001.
    [18] J. H. Stathis, et al., IEEE International Electron
    Devices Meeting, pp.167-171, 1998.
    [19] T. Hori, Gate dielectrics and MOS ULSIs, p.44,
    Springer-Verlag, Berlin, 1997.
    [20] B. Cheng, et al., IEEE Trans. Elec. Dev., 46, p.1537
    (1999).
    [21] H. Kim, et al., Appl. Phys. Lett., p3830, 1996.
    [22] H. R. Huff, et al., Microelectronic Engineering,
    vol.69, pp.152-167, 2003.
    [23] G. D. Wilk, et al., Journal of Applied Physics,
    vol.89, pp.5243-5275, 2001.
    [24] T. H. Hou, et al., Meeting of the Electrochemical
    Society, Salt Lake City, Utah, 2002.
    [25] J. H. Lee, et al., Symp. on VLSI Technology Digest,
    2002.
    [26] P. S. Lysaght, Journal of Non-Crystalline Solids,
    vol.303, pp.54-63, 2002.
    [27] P. Lysaght, et al., Microelectronic Engineering,
    vol.69, pp.182-189, 2003.
    [28] P. S. Lysaght, Applied Physics Letters, vol.82,
    pp.1266-1268, 2003.
    [29] A. Kerber, IEEE Electron Device Letters, vol. 24, pp.
    87-89, 2003.
    [30] I. De, et al., Solid-State-Electronics, vol.44, no.6,
    p.1077-80, 2000.
    [31] C. Hobbs, et al., IEEE Symp. On VLSI Technology Tech.
    Dig., 2-1. 2003.
    [32] H. Ono, et al., Appl. Phys. Lett., vol.73, no.11,
    p.1517, 1998.
    [33] R. Beyers, J. of Appl. Phys., vol.56, p.1, 1984.
    [34] V. Misra, et al., MRS bulletin, vol.27, no.3, p.212,
    2002.
    [35] A Chatterjee, et al., IEEE Int. Electron Devices Meet.
    Tech. Dig., p.821, 1997.
    [36] J. C. Hu, et al., IEDM Tech. Dig., p.825, 1997.
    [37] K. Nakajima, et al., Symp. On VLSI Tech. Dig., p.95,
    1999.
    [38] T. Yamada, et al., IEEE int. Electron Devices Meet.
    Tech. Dig., 1999.
    [39] V. Misra, et al., Appl. Phy. Lett., vol.78, p.4166,
    2001.
    [40] B. H. Lee, et al., IEDM Tech. Dig., p.39, 2000.
    [41] Y. S. Suh, et al., IEEE Symp. On VLSI Technology Tech.
    Dig., p.47, 2001.
    [42] D. G. Park, et al., IEDM Tech. Dig., p.671, 2001.
    [43] Q. Lu, et al., IEEE Symp. On VLSI Technology Tech.
    Dig., p.49, 2001.
    [44] Y. C. Yeo, et al., IEEE Electron Device Lett., vol.22,
    p.227, 2001.
    [45] H. Zhong, et al., Appl. Phys. Lett., vol.78, p.1134-
    1136, 2001.
    [46] H. Zhong, et al., J. of Electronic Materials, vol.30,
    p.1493, 2001.
    [47] Y. H. Kim, et al., IEDM Tech. Dig., p.667, 2001.
    [48] J. K. Schaeffer, et al., MRS spring meeting, April,
    2002.
    [49] I. Polishchuk, et al., IEEE Electron Device Lett.,
    vol.22, p.444, 2001.
    [50] H. Zhong, et al., IEDM Tech. Dig., p.467, 2001.
    [51] C. Wang, et al., Appl. Phys. Lett., vol.83 (2),
    pp.308, 2003.
    [52] C. Hobbs, et al., Trans. Elec. Dev. Lett., vol.51(6),
    pp.971, 2004.
    [53] C. Hobbs, et al., Trans. Elec. Dev. Lett., vol.51(6),
    pp.978, 2004.
    [54] C. Hobbs, et al., Symp. VLSI Tech. Dig., pp.9, 2003.
    [55] IEDM Short Course 2004, Mark Rodder, Texas Instrument.
    [56] IEDM Short Course 2004, Stefan De Gendt, IMEC.
    [57] W. Zhu, et al., Trans. Elec. Dev. Lett., vol.51 (1),
    pp.98, 2004.
    [58] M. V. Fischetti, et al., J. Appl. Phys., vol.90 (9),
    pp.4587, 2001.
    [59] Robert Chau, et al., Elec. Dev. Lett., vol.25 (6),
    pp.408, 2004.

    無法下載圖示 全文公開日期 本全文未授權公開 (校內網路)
    全文公開日期 本全文未授權公開 (校外網路)

    QR CODE