在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高在電晶體急速微 縮的時代裡，三維度立結構魚鰭式高縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 縮的可能性使其在先進製程中大量被採用。然而魚鰭式電晶體雖已達 到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊到了更短的電晶 體通道與極好操作特性，其在接觸槽、源汲磊區等部分的寄生 區等部分的寄生 區等部分的寄生 電容 的比例卻大提升， 的比例卻大提升， 的比例卻大提升， 的比例卻大提升， 的比例卻大提升， 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 影響訊號在高速傳輸的完整 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 性，且由於電晶體的微縮寄生容大小已經無法直接被目前量測 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 機台測量到，因此如何精準微小的 寄生 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。 電容是目前急迫需要的。
本篇論文中 本篇論文中 回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路回顧了過去的電容量 測法，分別有直接路測法與 電荷式容量測法 電荷式容量測法 電荷式容量測法 電荷式容量測法 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 ，並提出目前現有量測法上的一些缺點大部 分都是 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 受限於機台靈敏度的關係導致 測試結構 測試結構 所需的面積過大 所需的面積過大 所需的面積過大 所需的面積過大 ，且無法 ，且無法 ，且無法 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 單獨測量一顆電晶體的寄生容，因此無法有效觀察與元件大小 之相關性 之相關性 。
因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 因此本篇論文題出一個新型的電容量測法，利用次臨界擺幅與耦合 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 比之關係，利用類似快 閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動閃記憶體的結構：控制閘極 電壓耦合浮動量測出 ID-VG曲線， 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 來推測出電晶體的寄生容。在接下分析會先 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 透過模擬驗證所提出的耦合閘極電容量測法，並實際下線試圖案 比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤比較模擬與實際的差 別，最後會討論遇到問題並分析導致誤原因。

To scale CMOS field-effect transistors (FETs) well into the sub-20nm region, multi-gate structure, such as, FinFET is adapted as the mainstream technology solution for the suppression of short channel effects and maintaining high-gate control ability. However, due to the 3D structures, which are placed in close proximity, parasitic capacitance increases drastically. Unwanted and unavoidable parasitic capacitance exists in a transistor and limits device performance. Therefore, how to characterize and extract parasitic capacitance of FinFETs becomes an important issue.

In this work, first of all, some capacitance measurement methods will be reviewed and point out all drawbacks of these measurement methods, and then a new parasitic capacitance measurement method by metal-gate coupling structure is proposed. By the relationship between sub-threshold swing and coupling ratio and a flash-memory-like test structure, FinFET parasitic capacitance can be extracted and calibrated.

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