數位化功率因數校正電路內之類比數位轉換器最佳化設計

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研究生：	賴國貞 Guo-Zhen Lai
論文名稱：	數位化功率因數校正電路內之類比數位轉換器最佳化設計 The Optimum Design of A/D Converter for Digital Power Factor Correction Application
指導教授：	龔正博士 Prof. Jeng Gong
口試委員:
學位類別：	碩士 Master
系所名稱：	電機資訊學院 - 電子工程研究所 Institute of Electronics Engineering
論文出版年：	2005
畢業學年度：	93
語文別：	中文
論文頁數：	69
中文關鍵詞：	類比數位轉換器、連續近似、功率因數校正
外文關鍵詞：	analog to digital converter, successive approximation, Power Factor Correction
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本論文設計了一個10位元，1MHz取樣頻率的連續近似類比至數位轉換器。主要子電路包含了電容陣列(capacitor array)、比較器(comparator)、數位控制電路(digital control circuit)、類比開關與時脈產生器(clock generator)等。在電容陣列設計上，改良了兩段式電容陣列成為多段式電容陣列，可以使電容陣列所佔據晶片面積再進一步減少。在比較器設計考量上，為了增加精確度，採用運算放大器、類比開關與電容，配合適當的時脈操作，可用來當比較器使用，並可將輸入偏移電壓消除，增加類比至數位轉換器之精確度。本類比至數位轉換器以TSMC 2P4M 0.35微米CMOS製程技術來實現，並經由HSPICE模擬驗證。根據模擬結果顯示，當輸入100kHz的正弦波且取樣頻率1MHz時，SNDR等於55.338dB，相當於8.9-bit的有效位元。整個類比至數位轉換器所佔晶片面積約為0.4 x 0.5mm2，消耗功率為1.7mW。
本論文所設計之連續近似類比數位轉換器，目的在於當成數位化功因校正電路內，數位與類比電路之介面。並使用HSPICE對整個數位化功因校正電路進行模擬，完成功率因數達0.99以上，且全載時總諧波失真為2.46%，同時符合IEEE等國際標準。

摘要………………………………………………………………………I
誌謝…………………………………………………………………...II
目錄……………………………………………………………......III
圖目錄……………………………………………………………….…VI
表目錄………………………………...……………………………….X
第一章    簡介………………………………………………….......1
1.1     研究動機與目的……………………………………………1
1.2     論文大綱……………………………………………………2
第二章    類比至數位轉換器架構概論 ………………………………4
    2.1類比至數位轉換器之性能參數 .…………………………...5
    2.2快閃式類比至數位轉換器(Flash A/D) …………………...6
    2.3兩階段式類比至數位轉換器(Two-step A/D) ………………8 2.4脈管式類比至數位轉換器( Pipeline A/D)…………….......10
    2.5連續近似式類比至數位轉換器………………………………11
    2.6 Algorithmic 類比至數位轉換器………………………….11
第三章 原理與架構……………………………………………………13
    3.1簡介……………………………………………............13

    3.2傳統連續近似類比至數位轉換器……………………………15

第四章  電路設計與模擬結果………………...................20
    4.1 電容陣列…………………………………………………...20
    4.2 改良式電容陣列……………………….................21
    4.3 本論文所設計之電容陣列………………………………….22
    4.4 比較器………………23
       4.4.1 消除偏移電壓技巧……………………………………23
       4.4.2 運算放大器……………………………………………27
       4.4.3 補償網路………………………………………………28
       4.4.4 模擬結果………………………………………………30
    4.5數位控制電路…………………………………………………30
    4.6 類比開關……………………………………………….....32
    4.7 環型計數器………………………………….............34
    4.8 手算分析與模擬結果驗證………………….............36
    4.9 類比至數位轉換器模擬結果……………….............38
    4-10 SNDR與SFDR模擬………………………………..........40

第五章 在數位化交直流轉換器之功率因素較正電路之應用………45
    5.1功因校正電路整體架構………………………………………45
    5.2設計流程……………………………………………........49
    5.3 模擬結果.........................................50
    5.4 預計規格表.......................................57
    5.5 測試考量.......................................................57
第六章 電路佈局..........................................58
    6.1 電晶體匹配的考量.................................58
    6.2 電容匹配的考量...................................58
    6.3 各電路佈局圖.....................................59
       6.3.1 電容陣列....................................60
       6.3.2 運算放大器..................................60
       6.3.3 數位控制電路佈局............................61
       6.3.4環形計數器佈局...............................62
       6.3.5 類比開關....................................63
       6.3.6 multiplier佈局圖…..........................63
       6.3.7 PFD佈局圖............................
       6.3.8偏壓電路.....................................64
       5.3.9 整體佈局圖..................................65

第七章 結論..............................................66
    5.1 結論.............................................66
參考文獻……………………………………………………………….68
圖 目 錄
圖2-1 類比至數位轉換器之取樣頻率與解析度之關係圖……………4
圖2-2 偏移誤差與增益誤差示意圖……………………………………7
圖2-3  INL誤差示圖………………………………..…………………7
圖2-4 快閃式類比至數位轉換器架構…………………………………8
圖2-5兩階段轉換示意圖……………………………………………….9
圖2-6兩階段類比至數位轉換器架構圖………………………………10
圖2-7脈管式類比至數位轉換器架構圖........................11
圖2-8 Algorithmic類比至數位轉換器架構圖..................12
圖3-1 類比至數位轉換方式.................................13
圖3-2 連續近似類比至數位轉換器轉換流程圖…………………….14
圖3-3連續近似類比數位轉換器方塊圖........................15
圖3-4 傳統連續漸進類比至數位轉換器架構圖.................16
圖3-5 重分配模式(1)......................................17
圖3-6 重分配模式(2)......................................18
圖3-7 重分配模式(3)......................................19
圖4-1 傳統十位元電容陣列………………………………………….21
圖4-2 改良式兩段式十位元電容陣列……………………………….21
圖4-3 多段式十位元電容陣列……………………………………….22
圖4-4 消除輸入偏移電壓架構與時脈圖.......................................................24
圖4-5 偏移電壓儲存階段...................................24
圖4-6 偏移電壓消除階段...................................25
圖4-7 比較器模擬結果(一).................................26
圖4-8 比較器模擬結果(二).................................26
圖4-9 two stage運算放大器................................28
圖4-10 運算放大器小訊號模型..............................29
圖4-11 運算放大器增益與截止頻率模擬結果………………………30
圖4-12 數位控制電路在整個架構中位置......................31
圖4-13 數位控制電路......................................32
圖4-14 NMOS類比開關......................................33
圖4-15 CMOS類比開關......................................33
圖4-16環型計數器與理想波形...............................35
圖4-17環型計數器模擬結果………………………………………….35
圖4-18 取樣模式..........................................36
圖4-19 Vx模擬結果........................................37
圖4-20 保持與重分佈模式(一)..............................37
圖4-21 重分佈模式(二)....................................38
圖4-22 類比至數位轉換器輸入波形..........................39
圖4-23 類比至數位轉換器輸出結果…………………………………39
圖4-24類比數位轉換器輸出頻譜分析 @ fin=100kHz………………41
圖4-25類比數位轉換器輸出頻譜分析 @ fin=200kHz………………41
圖4-26類比數位轉換器輸出頻譜分析 @ fin=300kHz………………42
圖4-27 類比數位轉換器輸出頻譜分析 @ fin=400kHz...........42
圖4-28類比數位轉換器輸出頻譜分析 @ fin=500kHz……………..43
圖 4-29 SFDR對輸入頻率變化模擬圖.........................44
圖4-30 SNDR與ENOB對輸入頻率變化模擬圖....................44
圖5-1 本電路所採用之功因校正電路方塊圖……………………...46
圖5-2 功因校正迴路裡的相位偵測迴路…………………………….46
圖5-3 電壓比較器…………………………………………………….47
圖5-4 類比乘法器…………………………………………………….48
圖5-5相位頻率偵測器加上電荷幫浦電路圖………………………..48
圖5-6 電壓比較器在120HZ衰減情形………………………………..50
圖5-7 類比乘法器的模擬結果……………………………………….51
圖5-8 PFD裡EXT訊號領先REF訊號再經電荷幫浦的輸出…........51
圖5-9全載時功因校正電路輸入電壓、電流波形…………………..54
圖5-10 半載功因校正電路輸入電壓、電流波形…………………..54
圖5-11 Isense追隨Iref的模圖……………………..............55
圖5-12 滿載下輸入電流的頻圖……………………………………..55
圖5-13 不同負載對THD的關係……………………………………...56
圖5-14 不同負載對PF的關係………………………………………..56
圖6-1 多指式電路佈局……………………………………………….59
圖6-2 common-centroid佈局方法…………………………………..59
圖6-3 電容陣列佈局圖…………………………………….........60
圖6-4 運算放大器佈局圖…………………………...............61
圖6-5 D-latch佈局圖………………………………………………..61
圖6-6 環形計數器部分佈局圖……………………….............62
圖6-7 環形計數器完整佈局圖………………….................62
圖6-8 類比開關佈局圖……………….........................63
圖6-9 multiplier佈局圖…………….........................63
圖6-10 PFD佈局圖…………………...........................64
圖6-11 偏壓電路佈局圖….....................................................64
圖6-12 整體佈局圖…………………….......................................65

表 目 錄
表4-1表一 常見運算放大器特性之比較...…………………………27
表5-1 滿載輸入電流的諧波失真與總諧波失真(從輸出list檔轉出).53
表7.1 類比數位轉換器改良前後之規格比較……………………….67

                                

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