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| 研究生： |
古秋風 |
|---|---|
| 論文名稱： |
改良式（2n ± 1）餘數系統乘法器 Modified（2n ± 1）RNS Multipliers |
| 指導教授： |
張慶元
羅浩榮 |
| 口試委員: | |
| 學位類別： |
碩士 Master |
| 系所名稱： |
電機資訊學院 - 產業研發碩士積體電路設計專班 Industrial Technology R&D Master Program on IC Design |
| 論文出版年： | 2007 |
| 畢業學年度： | 95 |
| 語文別： | 中文 |
| 論文頁數： | 39 |
| 中文關鍵詞： | 餘數系統 、數位訊號處理器 |
| 外文關鍵詞： | RNS, DSP |
| 相關次數： | 點閱：3 下載：0 |
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（2n - 1）和（2n + 1）餘數乘法器是數位訊號處理（digital signal processor）中的餘數系統（residue number system）和密碼系統（cryptosystem）常用的算數運算。前人研究則是將（2n - 1）和（2n + 1）餘數乘法器合併成（2n ± 1）餘數系統乘法器，來節省電路大部分面積，但沒考慮合成時電路可進一步化簡。
在本篇論文中，利用全加器（full adder）的自我對偶（self-duality）的性質，將電路進一步化簡，實驗用TSMC.18製程來進行模擬，其中（2n ± 1）餘數系統乘法器用原有餘數前看進位加法器（modulo CLA-adder，簡稱MCLA），可以減少7.7%面積，減少2.7%延遲時間與5.3%功率，若改用改良式餘數前看進位加法器（modified modulo CLA-adder，簡稱MMCLA），則可以減少9%面積，減少13.5%延遲時間與6.7%功率。所提（2n ± 1）餘數系統乘法器用FPGA實現硬體，以驗證函數無誤。
[1] A.S. Ashur, M.K. Ibrahim, A. Aggoun, “Novel RNS structures for the moduli set (2n - 1, 2n, 2n + 1) and their application to digital filter implementation,” Signal Processing, vol. 46, pp. 331-343, Oct, 1995.
[2] Yu-Ting Pai, Yu-Kumg Chen, “The fastest carry lookahead adder,” Proc. IEEE Int’l Workshop on Electronic Design, Test and Applications, pp. 434-436, 2004.
[3] Johnson, B.W., Design and analysis of fault-tolerant digital systems, Addison-Wesley, 1989.
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[6] C. Efstathiou, H.T. Vergos, Nikolos,D. “Modified Booth Modulo 2n-1Multipliers,” IEEE Transactions on Computers, vol. 53, pp. 370-374, Mar. 2004.
[7] Sousa, L. Chaves, R. “A universal architecture for designing efficient modulo 2/sup n/+1 multipliers,” IEEE Transactions on Circuit and Systems, vol. 52, pp. 1166-1178, June 2005.
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