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研究生： 王義文
Yi-Wen Wang
論文名稱： 矽及矽鍺金氧半元件之堆疊式高介電層與界面化學氧化層製程研究
Process Study of High-k Gate Stack Dielectrics and Interfacial Chemical Oxide for MOS Devices with Si and SiGe Channel
指導教授： 張廖貴術
Kuei-Shu Chang-Liao
口試委員:
學位類別： 碩士
Master
系所名稱： 原子科學院 - 工程與系統科學系
Department of Engineering and System Science
論文出版年： 2008
畢業學年度： 96
語文別： 中文
論文頁數： 124
中文關鍵詞： 金氧半元件 、堆疊式高介電層 、界面化學氧化層 、矽鍺通道
外文關鍵詞： MOS Device, High-k Gate Stack Dielectrics, Interfacial Chemical Oxide, SiGe Channel
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    • VLSI製程技術近年來一直以元件微縮為目標，在CMOS等效氧化層厚度上甚至被要求縮小到1.0nm以下。然而，由於二氧化矽氧化層微縮到1.5nm以下會導致嚴重的漏電流問題，目前已由相同電容下擁有高物理厚度的高介電常數材料成功解決了，但高介電材料與矽基板為非理想接面、界面氧化層的延生致使EOT向下微縮不易與載子遷移率下降都是使用高介電材料介電層所帶來的一些新挑戰。
    本論文第一部份利用化學氧化法(Chemical Oxidation)對矽晶片作表面處理，成長化學氧化層搭配ALD 高介電層，試著尋求厚度薄與材料性質佳的界面緩衝層。實驗結果顯示，化學溶液的選用與化學氧化層的製程溫度都對電特性與可靠度有明顯的作用。不論是H2O2或是SC-2在常溫成長的化學氧化層之元件在電性表現上都是處於劣勢，等效氧化層厚度較厚和高漏電流密度。以SC-2(50oC、75oC)元件而論，雖然在EOT上有所改善，但仍有高漏電流此缺點，反觀H2O2 (75oC)元件在基本電性上同時擁有低EOT和低漏電流密度的雙重優勢，對於元件往下一世代微縮有明顯的益處。綜觀得知，H2O2 (75oC)是符合作為high-k dielectric/Si 界面interfacial layer的製程條件的。
    第二部份以堆疊式高介電層搭配最佳化學氧化層製程條件形成閘極介電層。實驗結果發現，在HfO2/HfAlO/chemical oxide/Si元件部份，界面HfAlO中的Al比例降低時，對元件的漏電流、遲滯、stress CV和SILC等特性都有所改善，顯示Al遠離矽界面是有其必要性的。接續採用HfO2當做bottom layer，結構為HfAlO/HfO2/chemical oxide/Si，發現以HfO2當做bottom layer的元件在電性上都較使用HfAlO當做bottom layer的元件來的好，亦證實Al在界面處對元件電性的影響。
    第三部份利用矽鍺超高真空分子磊晶系統在矽基板上磊晶形成矽/矽鍺/矽(SGS)與矽鍺/矽(GS)兩種不同的異質結構，致使載子在矽鍺通道上傳輸，以提昇遷移率。本章分別在異質結構表面加予不同製程的界面工程處理，成長化學氧化層，以作為異質基板結構與高介電層的接面緩衝層。實驗結果發現，在SGS異質結構部份，H2O2分別在不同製程溫度下成長氧化層，以使用H2O2(75oC)成長氧化層的元件同時擁有較薄的EOT與較低的漏電流密度。而使用不同化學溶液在75oC溫度下成長化學氧化層方面，SC-2(75oC)元件不僅EOT最厚、漏電流最大，同時可靠度也是三者中最差，不適用於作為SGS異質基板與高介電層間的緩衝層。在SC-1(75oC)元件方面，具有較薄的EOT與較低的Jg，同時兼具最小的遲滯量與最佳的元件可靠度，缺點則是元件均勻性較差。在GS方面，未成長化學氧化層的元件有EOT變厚、Jg增加的現象，反觀有成長化學氧化層的元件則有較低的EOT與Jg。

    目錄 摘要 I 致謝 III 目錄 IV 圖目錄 IX 表目錄 XVI 第一章 序論 1 1.1前言 1 1.2高介電係數材料的選擇 2 1.3高介電係數材料所面臨的問題 3 1.4高介電係數材料議題探討 4 1.4.1表面氧化層(Interface oxide)工程 4 1.4.2原子層介電層沉積研究 5 1.4.3載子遷移率衰減 6 1.5論文架構 7 第二章 元件製程與量測 13 2.1不同化學氧化層堆疊ALD高介電層之元件製作流程 13 2.1.1晶片刻號和晶背毆姆式接觸 14 2.1.2化學氧化層成長和HfAlO閘介電層沉積 15 2.1.3金屬電極沉積及退火處理 15 2.2堆疊式高介電層搭配最佳化化學氧化層之元件製作流程 16 2.2.1晶片刻號和晶背毆姆式接觸 16 2.2.2化學氧化層與閘堆疊式介電層沉積 17 2.2.3金屬電極沉積及退火處理 17 2.3矽鍺載子通道界面工程處理之金氧半元件製作流程 18 2.3.1晶片刻號和晶背毆姆式接觸 18 2.3.2矽鍺（SiGe）通道磊晶與本質矽蓋(Si-cap)的嵌入 19 2.3.3化學氧化層成長和HfAlO閘介電層沉積 20 2.3.4金屬電極沉積及退火處理 20 2.4金氧半電容電性量測 21 2.5物性分析 24 第三章 不同化學氧化層作為高介電層與矽基板的界面緩衝層之金氧半元件電性研究 27 3.1研究動機 27 3.2製程與量測 29 3.2.1以化學氧化層為界面緩衝層之金氧半元件製程條件 29 3.2.2不同PDA退火溫度製程條件 31 3.2.3量測參數 32 3.3實驗結果與討論 33 3.3.1化學氧化層在不同成長溫度下對元件初始電性影響 33 3.3.2化學氧化層在不同成長溫度下對元件可靠性之影響 36 3.3.3不同化學氧化層在高溫（75oC）成長下的電特性比較 37 3.3.4不同PDA溫度對HfAlO介電層和化學氧化層的影響 38 3.4結論 39 第四章 堆疊式高介電層搭配最佳化化學氧化層與退火溫度之金氧半元件電性研究 56 4.1研究動機 56 4.2製程與量測 58 4.2.1堆疊式介電層之金氧半元件製程條件 58 4.2.2不同PDA退火溫度製程條件 59 4.2.3量測參數 60 4.3實驗結果與討論 62 4.3.1 Al比例對HfO2/HfAlO堆疊式介電層的電性影響 62 4.3.2不同bottom layer材料與結構對堆疊式介電層的影響 64 4.3.3 HfSiO厚度對HfO2/HfSiO堆疊式介電層的電性影響 66 4.3.4不同PDA溫度對HfSiO閘介電層電容的電性影響 68 4.4結論 70 第五章 高介電層與化學氧化層堆疊應用於矽鍺通道之金氧半元件電性研究 87 5.1研究動機 87 5.2製程與量測 90 5.2.1高介電層與化學氧化層堆疊於矽鍺通道之金氧半元件製程條件 90 5.2.2量測參數 91 5.3實驗結果與討論 91 5.3.1在SGS結構中於矽蓋表面施予不同成長溫度的化學氧化層(H2O2)對金氧半元件的影響 92 5.3.2在SGS結構中於矽蓋表面以不同溶液成長化學氧化層對金氧半元件的影響 94 5.3.3在SiGe/Si(GS)結構中於SiGe表面經不同化學氧化製程處理對金氧半元件的影響 96 5.3.4 PMA溫度效應對TaN/HfAlO/chemical oxide/SiGe/Si金氧半元件電性上的影響 98 5.4結論 99 第六章 結論 116 6.1結論 116 參考文獻 120 圖目錄 圖1-1半導體材料之能帶寬度料與能帶大小 9 圖1-2不同高介電常數材EOT對漏電流圖 9 圖1-3高介電材料物理特性比較 9 圖1-4 Aluminate摻入對介電層結晶溫度的改善 10 圖1-5矽基板介面特性不佳導致載子遷移率衰減 10 圖1-6閘極漏電流對應等效氧化層厚度的關係圖 10 圖1-7 High/Si接面金屬矽化物生成 11 圖1-8以化學氧化層當做界面緩衝層以利高介電材料線性成長圖 11 圖1-9以鍺為載子通道結構示意圖 12 圖1-10矽/鍺/矽(SGS)在不同本質矽厚度的遷移率圖 12 圖2-1電壓從<反轉到累積>和從<累積到反轉>互相掃描下，所得平帶電壓差 25 圖2-2 XRD示意圖 25 圖2-3低掠角X光繞射儀 26 圖3-1 TaN/HfAlO/chemical oxide/Si金氧半電容製作流程圖 43 圖3-2(a) H2O2在常溫下成長化學氧化層的MOS電容CV曲線 44 圖3-2(b) H2O2在50oC下成長化學氧化層的MOS電容CV曲線 44 圖3-2(c) H2O2在75oC下成長化學氧化層的MOS電容CV曲線 45 圖3-3不同溫度H2O2成長化學氧化層的MOS電容之漏電流累積圖 45 圖3-4以不同溫度H2O2成長化學氧化層的MOS電容之EOT及漏電流密度圖 46 圖3-5(a) SC-2在常溫下成長化學氧化層的MOS電容CV曲線 46 圖3-5(b) SC-2在50oC下成長化學氧化層的MOS電容CV曲線 47 圖3-5(c) SC-2在75oC下成長化學氧化層的MOS電容CV曲線 47 圖3-6不同溫度SC-2成長化學氧化層的MOS電容之漏電流累積圖 48 圖3-7以不同溫度SC-2成長化學氧化層的MOS電容之EOT及漏電流密度圖 48 圖3-8以75oC H2O2成長化學氧化層之MOS電容在E=-14MV/cm 不同stress時間下的漏電流增加量 49 圖3-9以不同溫度H2O2成長化學氧化層的MOS電容SILC比較圖 49 圖3-10以不同溫度SC-2成長化學氧化層的MOS電容SILC比較圖 50 圖3-11以不同溫度H2O2成長化學氧化層的MOS電容在E=-14MV/cm 不同stress時間下的平帶電壓偏移量 50 圖3-12以不同溫度SC-2成長化學氧化層的MOS電容在E=-14MV/cm 不同stress時間下的平帶電壓偏移量 51 圖3-13在75oC製程溫度下分別以H2O2、SC-2成長的化學氧化層之MOS元件CV比較圖 51 圖3-14在75oC製程溫度下分別以H2O2、SC-2成長的化學氧化層之MOS元件漏電流密度累積比較圖 52 圖3-15 EOT與漏電流密度綜合比較圖 52 圖3-16 HfAlO介電層在不同PDA溫度下的XRD圖 53 圖3-17 HfAlO介電層在不同PDA溫度下的CV曲線圖 53 圖3-18 HfAlO介電層在不同PDA溫度下的漏電流密度累積圖 54 圖3-19 HfAlO介電層在不同PDA溫度下的EOT及漏電流密度圖 54 圖3-20在不同PDA溫度下的HfAlO介電層經施加不同stress時間的平帶電壓偏移量比較圖 55 圖4-1堆疊式高介電層搭配化學氧化層之金氧半電容製作流程圖 74 圖4-2不同Al比例對HfO2/HfAlO堆疊式介電層之元件結構圖 75 圖4-3不同bottom layer材料對堆疊式介電層之元件結構圖 75 圖4-4不同HfSiO厚度對HfO2/HfSiO堆疊式介電層之元件結構圖 75 圖4-5不同Al比例對HfO2/HfAlO堆疊式介電層之電容CV曲線圖 76 圖4-6不同Al比例對HfO2/HfAlO介電層的漏電流密度累積圖 76 圖4-7不同Al比例對HfO2/HfAlO介電層的EOT及漏電流密度圖 77 圖4-8不同Al比例對HfO2/HfAlO介電層的磁滯量比較圖 77 圖4-9不同Al比例對HfO2/HfAlO介電層在施加不同stress時間下的平帶電壓偏移量比較圖 78 圖4-10不同Al比例對HfO2/HfAlO介電層的SILC特性比較圖 78 圖4-11 Stack1~stack3堆疊式介電層之漏電流密度累積圖 79 圖4-12 Stack1~stack3堆疊式介電層之EOT及漏電流密度圖 79 圖4-13 Stack1~stack3堆疊式介電層之磁滯量比較圖 80 圖4-14 Stack1~stack3堆疊式介電層在施加不同stress時間下的平帶電壓偏移量比較圖 80 圖4-15 Stack1~stack3堆疊式介電層之SILC特性比較圖 81 圖4-16不同HfSiO厚度對HfO2/HfSiO介電層之電容CV曲線圖 81 圖4-17不同HfSiO厚度對HfO2/HfSiO介電層的漏電流密度累積圖 82 圖4-18不同HfSiO厚度對HfO2/HfSiO介電層的EOT及漏電流密度 82 圖4-19不同HfSiO厚度對HfO2/HfSiO介電層的磁滯量比較圖 83 圖4-20不同HfSiO厚度對HfO2/HfSiO介電層在施加不同stress時間下的平帶電壓偏移量比較圖 83 圖4-21 HfSiO介電層在不同PDA溫度下的CV曲線圖 84 圖4-22 HfSiO介電層在不同PDA溫度下的漏電流密度累積圖 84 圖4-23 HfSiO介電層在不同PDA溫度下的EOT及漏電流密度圖 85 圖4-24 HfSiO介電層在不同PDA溫度下的XRD圖 85 圖4-25在不同PDA溫度下的HfSiO介電層經施加不同stress時間的平帶電壓偏移量比較圖 86 圖4-26在不同PDA溫度下的HfSiO介電層的SILC特性比較圖 86 圖5-1 TaN/HfAlO/chemical oxide/Si/SiGe/Si金氧半電容製作流程圖 102 圖5-2 TaN/HfAlO/chemical oxide/SiGe /Si金氧半電容製作流程圖 103 圖5-3 SGS結構下以不同溫度H2O2成長化學氧化層的電容CV圖 104 圖5-4 SGS結構下以不同溫度H2O2成長化學氧化層的電容漏電流密度累積圖 104 圖5-5 SGS結構下以不同溫度H2O2成長化學氧化層的電容EOT及漏電流密度圖 105 圖5-6 SGS結構下以不同溫度H2O2成長化學氧化層的電容遲滯圖 105 圖5-7 SGS結構下以不同溫度H2O2成長化學氧化層的電容經E=-14MV/cm在不同stress時間下的平帶電壓偏移量 106 圖5-8(a) SGS結構下以H2O2在75oC成長化學氧化層的電容CV圖 106 圖5-8(b) SGS結構下以SC-1在75oC成長化學氧化層的電容CV圖 107 圖5-8(c) SGS結構下以SC-2在75oC成長化學氧化層的電容CV圖 107 圖5-9 SGS結構下分別以H2O2、SC-1、SC-2在75oC成長化學氧化層的電容漏電流密度累積圖 108 圖5-10 SGS結構下分別以H2O2、SC-1、SC-2在75oC成長化學氧化層的電容EOT及漏電流密度圖 108 圖5-11 SGS結構下分別以H2O2、SC-1、SC-2在75oC成長化學氧化層的電容遲滯圖 109 圖5-12(a) SGS結構下以H2O2、SC-1、SC-2在75oC成長化學氧化層的電容經E=-14MV/cm在不同stress時間下的平帶電壓偏移量 109 圖5-12(b) SGS結構下以H2O2、SC-1、SC-2在75oC成長化學氧化層的電容經E=-17MV/cm在不同stress時間下的平帶電壓偏移量 110 圖5-13 GS結構下以不同溫度H2O2成長化學氧化層的電容漏電流密度累積圖 110 圖5-14 GS結構下以不同溫度H2O2成長化學氧化層的電容EOT及漏電流密度圖 111 圖5-15 GS結構下以不同溫度H2O2成長化學氧化層的電容遲滯圖 111 圖5-16 GS結構下以不同溶液在75oC成長化學氧化層的電容CV圖 112 圖5-17 GS結構下以不同溶液在75oC成長化學氧化層的電容漏電流密度累積圖 112 圖5-18 GS結構下以不同溶液在75oC成長化學氧化層的電容EOT及漏電流密度圖 113 圖5-19 GS結構下以不同溶液在75oC成長化學氧化層的電容遲滯圖 113 圖5-20 GS結構下不同PMA溫度的電容CV圖 114 圖5-21 GS結構下不同PMA溫度的電容漏電流密度累積圖 114 圖5-22 GS結構下不同PMA溫度的電容EOT及漏電流密度圖 115 圖5-23 GS結構下不同PMA溫度的電容遲滯圖 115 表目錄 表3-1 TaN/HfAlO/chemical oxide/Si電容製程條件表 41 表3-2 HfAlO施予不同PDA製程條件表 41 表3-3介電層沉積前化學氧化層在不同製程時間下的厚度 42 表3-4介電層沉積前化學氧化層在不同製程溫度下的厚度 42 表4-1不同Al比例對HfO2/HfAlO堆疊式介電層製程條件表 72 表4-2不同bottom layer材料對堆疊式介電層製程條件表 72 表4-3 HfO2/HfSiO堆疊式介電層製程條件表 72 表4-4 HfSiO施予不同PDA製程條件表 73 表5-1 TaN/HfAlO/chemical oxide/Si/SiGe/Si電容製程條件表 101 表5-2 TaN/HfAlO/chemical oxide/SiGe/Si電容製程條件表 101

    [1]International Technology Roadmap for Semiconductors, 2001 edition
    [2]Buchanan, et al., Microelectron. Eng.,vol 36, pp.13-20,1997
    [3]H. S. Momose, et al., IEEE Trans. Electron Devices, vol. 43 ,p.1233 , Aug.1996
    [4]D. A. Buchanan, IBM, J. Res. Develop., vol.43, pp.245-264, 1999
    [5]J. H. Stathis, et al., IEEE Transactions on Device and Materials Reliability, vol.1, pp.43-59, 2001
    [6]J. H. Stathis, et al., IEEE International Electron Devices Meeting, pp.167-171, 1998
    [7]A. I. Kingon, J. P.Maria, S. K. Streiffer, Nature 406, p.1032
    [8]Tung Ming Pan, et al., Appl. Phys. Lett. vol.78, p.1439
    [9]T. H. Hou , et al., Meeting of the Electrochemical Society, Salt Lake City , Utah, 2002
    [10]G. D. Wilk, R. M. Wallace, et al., J. Appl. Phys. 87, p.484, 2000
    [11]G. D. Wilk, et al., J. Appl. Phys. 89, p.5243, 2001
    [12]A. Kumar, D. Rajdev, et al., J. Am. Chem. Soc. 55, p.439, 1972
    [13]C. Hobbs, et al., IEEE IEDM. 2001, 30.1.1, 2001
    [14]S. Saito, et al., IEDM, p.7, 2003
    [15]E Gusev,IEDM., MRS Bull, 2001
    [16]G.D. Wilk, et al., Symposium On VLSI Technology Digest of Technical, p.88, 2002
    [17]F. De Smedt, et al., Journal of the Electrochemical Society,146 , 5, p.1873, 1999
    [18]W. Zhu, et al., IEEE Trans. Electron Devices, vol. 51, no. 1, pp. 98–100, Jan. 2004
    [19]A. L. P. Rotondaro, et al., IEEE Electron Device Lett., vol. 23, no. 10, pp. 603–605, Oct. 2002
    [20]S. M. Sze, et al., Solid State Electron., vol. 11, pp. 599–602,1968
    [21]S. J. Whang, et al., IEDM Tech. Dig., pp. 307–310, 2004
    [22]C. O. Chui, et al., IEEE Electron Device Lett., vol. 23, no. 8, pp. 473–475, Aug. 2002
    [23]Zhu,et al., IEDM, p463.2001
    [24]Wen-Jie Qi, et al., Symposium on VLSl Tech. Dig. of Technical Papers, 2000
    [25]S. J. Lee, et al., VLSI Symp. Tech. Dig., p.133, 2001
    [26]T. Iwamoto, et al., IEDM Tech Dig., p.639, 2003
    [27]P. O. Hahn, et al., J. Vac. Sci. Technol. A ,Vol 2, pp. 574-3, 1984
    [28]T. Yamanka, et al., IEEE Electron Device Lett. ,Vol 17, pp178-0, 1996
    [29]W. K. Chim, et al., J. Appl. Phys. , Vol 93, pp.4788-3, 2003
    [30]Heyns, et al., VLSI Technology, Systems, and Applications, International Symposium, p.247, 2003
    [31]J.F. Conley, et al., Electrochem. and Sol. State Lett., pp.108-112, 2002
    [32]J. Maserjian, et al., J. Vac. Sci. & Technol.,Vol 20, pp.743-6, 1982
    [33]R.Rofan, et al., IEEE Electron Device Lett.; 12: 632-4, 1991
    [34]高憲言,“閘極介電層HfON摻雜金屬(Ti/Ta/Al)及界面層金氧半元件之電特性研究”,國立清華大學工程與系統科學系, 2006
    [35]G. D. Wilk, et al., J. Appl. Phys ; 89: 5243-5. 2001
    [36]K. Yamamoto, et al., Appl. Phys. Lett; 81: pp.2053-5. 2002
    [37]C. L. Cheng, et al., Appl. Phys. Lett. 2005; 86: 212902-3.
    [38]C. S. Kang, et al., IEEE Transactions on Electron Devices ; 51: pp.220-7. 2004
    [39]X. Wang, et al., IEEE Transactions on Electron Devices ; 51: pp.1798-4. 2004
    [40]B. Djezzar, Symp. Nuclear Science; pp.234-9. 2001
    [41]D. M. Fleetwood, IEEE Transactions on Nuclear Science; 43: pp.779-6 . 1996
    [42]X. Yu, et al., IEEE Electron Device Lett; 25:pp.501-3 . 2004
    [43]M. A. Quevedo-Lopez, et al. IEDM Tech. Dig., p437 , 2005.
    [44]Inumiyama, et al. IEDM Tech. Dig., p. 27, 2005
    [45]G. D.Wilk, et al., J. Appl. Phys., vol. 87, no. 1, pp. 484–492, 2000
    [46]A. Callegari, et al., J. Appl. Phys., vol. 90, no. 12, pp. 6466–6475, 2001
    [47]S. H. Bae, et al., IEEE Electron Device Lett. , vol 24, no. 9, 2003
    [48]Yan Ny Tan, et al., IEEE TED 53, p.654, 2006
    [49]Kirsch, P.D et al. Proc ESSDERC. P. 367 92005
    [50]A. Shanware, et al., IEDM Tech. Dig., pp.939-942, 2003.
    [51]M. Casse, et al., IEEE Trans. Electron Devices, vol. 53, no. 4, pp. 759–768, Apr. 2006
    [52]T. Ngai, et al., Appl.Phys.Lett.vol.78, pp. 3085–3087, 2001
    [53]A.L.P. Rotondaro, et al., IEEE Electron Device Lett, vol. 23, pp. 603–605, 2002
    [54]C. C. Huang, et al., IEEE VLSI-TSA-Int.Symp. VLSI-TSA-TECH Tech Papers, pp. 23-24, 2005
    [55]N. Wu, et al., IEEE Electron Device Lett, vol. 25, no. 9, pp. 631–633, Sep. 2004
    [56]O. Weber, et al., IEEE Trans. Electron Devices, vol. 53, no. 3, pp. 449–456, Mar. 2006
    [57]Yeo CC, et al., IEEE Electron Device Letters; vol. 26, no. 10, October .2005
    [58]C. G.Ahn, et al., J. Appl. Phys, vol. 86, no. 3, 1 August. 1999
    [59]P. J.Tzeng, et al., IEEE Transactions on Device and Materials Reliability, vol. 5, no. 2, June. 2005

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