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研究生： 江建學
Chien-Hsueh Chiang
論文名稱： 應用於管線化式類比數位轉化器之高增益和高頻寬運算放大器
High gain & high bandwidth op-amp for pipeline ADC
指導教授： 周懷僕
Hwai-Pwu Chou
口試委員:
學位類別： 碩士
Master
系所名稱： 原子科學院 - 工程與系統科學系
Department of Engineering and System Science
論文出版年： 2005
畢業學年度： 93
語文別： 中文
論文頁數： 57
中文關鍵詞： 高增益 、高頻寬 、管線化式 、增益增強 、軌對軌
外文關鍵詞： high gain, high bandwidth, pipeline, gain-boosting, rail-to-rail
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    • 本文描述對於一個10位元，取樣頻率為100MS/s的管線化式類比數位轉換器，其準確度和運算速度有一折衷，而應用在管線化式類比數位轉換器的取樣保值電路中所包含的運算放大器，其性能直接影響整個管線化式類比數位轉化器的性能，因此設計一性能良好運算放大器可有效提升管線化式類比數位轉換器的效能。其所應用到的運算放大器應達到規格，根據數學算式推導可得運算放大器之直流放大增益要在70dB之上，單一增益頻寬要達到1GHz，且相位邊際要大於60度以避免震盪現象，由於一般運算放大器要同時擁有高增益和高頻寬是有其限制，亦即要得到高增益的運算放大器直觀上可使用較低操作電流，但降低了頻寬，相反的，增加了操作電流可有效加大頻寬，卻犧牲了增益，因此在本文利用增益增強型概念來提昇直流增益但不犧牲其頻寬。

    目錄 誌謝 I 摘要 II 目錄 III 圖目錄 V 表目錄 VIII 第一章 緒論 1 1.1. 前言 1 1.2. 研究動機與目的 3 第二章 文獻回顧 7 2-1 增益增強型（gain-boosting）架構 7 2-2 增益增強型電路產生的問題 13 2-3 軌對軌（rail-to-rail）架構 19 第三章 電路設計 22 3-1 架構簡介 22 3-2.1 放大增益需求考量 22 3-2.2 頻寬需求考量 24 3-2 主要級和增益級運算放大器電路 26 3-2.1 增益級運算放大器電路 26 3-2.2 主要級運算放大器 27 3-2.3 共模回授電路 28 3-2.4 偏壓電路 36 第四章 電路模擬及分析 37 4-1 軌對軌運算放大器（無增益級運算放大器）電路 37 4-2 NMOS & PMOS 增益級運算放大器電路 39 4-3 完整電路模擬結果 41 4-4 結果討論 47 第五章 電路佈局 50 5-1 NMOS 增益級運算放大器電路佈局 51 5-2 PMOS增益級運算放大器電路佈局 51 5-3 主要級運算放大器電路佈局 52 5-4 整體電路佈局 54 第六章 結論與建議 55 文獻回顧 56 圖目錄 圖 1- 1各種應用範圍下ADC之架構及規格對應圖 1 圖 1- 2各種架構解析度對取樣頻率之分佈圖 2 圖 1- 3 1.5位元/每級，9階段管線化式ADC 4 圖 1- 4殘值處理產生器電路圖 5 圖 1- 5子類比數位轉換器電路架構 5 圖 2- 1疊接增益級 7 圖 2- 2 增益增強型疊接 7 圖 2- 3 增益增強型伸縮疊接式運算放大器 9 圖 2- 4 增益增強型折疊-串接式運算放大器 9 圖 2- 5 典型折疊-串接放大器 10 圖 2- 6 使用4個單端輸出 12 圖 2- 7典型雙端輸入單端輸出放大器電路 12 圖 2- 8使用增益增強型的前後波德圖比較 16 圖 2- 9標準化輸出阻抗對頻率關係圖 18 圖 2- 10增益級放大器的單增益頻寬的安全範圍 19 圖 2- 11單增益緩衝器（unity-gain buffer） 20 圖 2- 12擴大共模輸入範圍 20 圖 2- 13電導值隨著輸入共模增加而變化 21 圖 3- 1 取樣保值電路示意圖 22 圖 3- 2 放大器步階響應輸出波形 24 圖 3- 3PBOP 26 圖 3- 4NBOP 27 圖 3- 5主要級運算放大器電路 28 圖 3- 6簡單差動對電路 29 圖 3- 7 將輸入與輸出端短路 29 圖 3- 8高增益放大器的簡單模型 30 圖 3- 9共模回授電路 32 圖 3- 10 NMOS源極連接對 34 圖 3- 11應用於PBOP之共模回授電路 36 圖 3- 12偏壓電路 36 圖 4- 1增益的頻率響應與相位圖 38 圖 4- 2穩定時間模擬圖 39 圖 4- 3 NBOP增益的頻率響應與相位圖 40 圖 4- 4 PBOP增益的頻率響應與相位圖 41 圖 4- 5完整電路增益的頻率響應與相位圖 42 圖 4- 6完整電路的穩定時間模擬圖 43 圖 4- 7 輸入共模範圍模擬圖 43 圖 4- 8輸出擺幅模擬圖 44 圖 4- 9 PSRR＋模擬圖 44 圖 4- 10 PSRR-模擬圖 45 圖 4- 11 Ib對Vbias1的變動量 45 圖 4- 12 Ib對Vbias2的變化量 46 圖 4- 13 Ib對Vbias3的變化量 46 圖 5- 1防護圈導出雜訊示意圖 50 圖 5- 2 NBOP電路佈局 51 圖 5- 3 PBOP的電路佈局 52 圖 5- 4主要級放大器電路佈局 53 圖 5- 5偏壓電路佈局 53 圖 5- 6整體電路佈局 54 表目錄 表 4- 1 rail-to-rail運算放大器特性 37 表 4- 2 NBOP的特性 40 表 4- 3 PBOP的特性 41 表 4- 4完整運算放大器電路特性 42 表 4- 5 Pre-Simulation和Post-Simulation的結果比較 47 表 4- 6 與使用4個單端輸出增益級運算放大器比較 48 表 4- 7 與另一使用4個單端輸出增益級運算放大器比較 48 表 4- 8 與伸縮疊接式增益級運算放大器運算放大器之比較 49

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