A High Accuracy Low Complexity Singular Value Decomposition Processor for MIMO Communications

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研究生：	黃莞爾 Huang, Wan-Eih
論文名稱：	A High Accuracy Low Complexity Singular Value Decomposition Processor for MIMO Communications 適用於多重輸入輸出通訊系統之高精確度低複雜度奇異值分解處理器設計
指導教授：	馬席彬 Ma, Hsi-Pin
口試委員:
學位類別：	碩士 Master
系所名稱：	電機資訊學院 - 電機工程學系 Department of Electrical Engineering
論文出版年：	2010
畢業學年度：	99
語文別：	英文
論文頁數：	82
中文關鍵詞：	奇異值分解、多重輸入輸出
外文關鍵詞：	SVD, MIMO
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近年來，使用MIMO(Multi-input multi-output, 多重輸入與多重輸出)技術在無線通訊系統上越來越重要，因為MIMO能增加資料傳送的速率或是資料的可靠度。其中一種MIMO技術就是利用前置編碼來調整傳送端傳送的訊號，以增加資料的可靠度。而目前最被廣泛使用的前置編碼技術就是利用SVD(Singular Value Decomposition, 奇異值分解)產生前置編碼矩陣。將MIMO通道對角化至平行的特徵子通道，以降低不同的天線資料串流造成的互相干擾，同時也可以利用water-filling達到最大的通道容量。但是計算通道矩陣的SVD需要花費大量的運算量，增加系統的複雜度。工程師必須在硬體大小、速度與精確度之間做最佳化的考量。

本論文中提出一個全新的快速、高精確度與低複雜度的SVD演算法以及硬體設計，利用矩陣分割對雙子矩陣做平行運算，再以行列交換形成箭頭矩陣，接著利用Givens rotation對矩陣做處理，每次求出一個奇異值就縮小一個維度，依序求出所有的奇異值。矩陣的平行運算以及每次縮小一個維度的處理可以增加運算的速度，利用類Jacobi演算法的方式可以確保精確度，而Givens rotation電路更可以使用CORDIC(Coordinate Rotation Digital Computer)電路以及結合Approximate Rotation演算法來縮小面積，達到快速、高精確度與低複雜度的設計，以8x8矩陣為例，和傳統的two-sided Jacobi方法比較，可以節省高達53.35 % 運算量。

提出的SVD處理器在Xilinx Virtex-4 XC4VLX160 FPGA上得到驗證，操作頻率可以達到200 MHz。在TSMC 0.18 μm製程下實做，整體估計面積約為577 k，功率消耗為178.19 mW，操作頻率可達到190 MHz。

Introduction 1
1 Background of the Thesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Multiple Input Multiple Output Techniques . . . . . . . . . . . . . . 1
1.2 Singular Value Decomposition . . . . . . . . . . . . . . . . . . . . . 1
2 Motivation of the Thesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
3 Organization of the Thesis . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Review of Prior Singular Value Decomposition (SVD) Algorithms 5
1 Basic Matrix Transformations . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.1 Householder Transformations . . . . . . . . . . . . . . . . . . . . . 5
1.2 Givens Rotations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2 GR SVD Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3 Jacobi SVD Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Proposed SVD Algorithm 15
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2 Pre-processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3 Eigenvalue Decompositions of Submatrices . . . . . . . . . . . . . . . . . . 17
3.1 Step 1: Dividing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2 Step 2: Conquering . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.3 Step 3: Combining . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
4 Singular Value Decomposition of Arrowhead Matrix . . . . . . . . . . . . . 19
4.1 Step 1: Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
4.2 Step 2: Deflation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
5 Coordinate Rotation Digital Computer Algorithm . . . . . . . . . . . . . . . 20
5.1 Basic concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
5.2 Approximate Rotation . . . . . . . . . . . . . . . . . . . . . . . . . 23
5.3 Givens Rotation Implemented by CORDIC Algorithm . . . . . . . . 24
6 Mean Square Error Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . 26
7 Computational Complexity Analysis . . . . . . . . . . . . . . . . . . . . . . 27
Architecture Design 31
1 Proposed Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2 Pre-processing Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.1 Multiplier and Accumulator (MAC) Set . . . . . . . . . . . . . . . . 34
2.2 Normal Vector Generation . . . . . . . . . . . . . . . . . . . . . . . 35
3 Data Arrangement and CORDIC Array Architectures . . . . . . . . . . . . . 35
3.1 CORDIC Module A . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.2 CORDIC Module B . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.3 Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4 Left- and Right- Singular Matrix Accumulator Architecture . . . . . . . . . . 43
5 Word-Length Determination . . . . . . . . . . . . . . . . . . . . . . . . . . 48
5.1 Word-length Determination . . . . . . . . . . . . . . . . . . . . . . 48
5.2 Word-length in Proposed Architecture . . . . . . . . . . . . . . . . . 49
Hardware Design 55
1 Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2 Hardware Design for Pre-processing . . . . . . . . . . . . . . . . . . . . . . 55
2.1 General Component Circuit . . . . . . . . . . . . . . . . . . . . . . 55
2.2 Pre-processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3 Hardware Design for CORDIC . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.1 CORDIC Module A . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.2 CORDIC Module B . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4 Hardware Design for Singular Matrix Accumulator . . . . . . . . . . . . . . 68
Implementation Results 71
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
2 FPGA Emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
2.1 FPGA Emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
2.2 Hardware Cost Analysis . . . . . . . . . . . . . . . . . . . . . . . . 73
3 Pre-Layout Simulation Result . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.1 RTL and Pre-layout Simulation . . . . . . . . . . . . . . . . . . . . 75
3.2 Comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Conclusions and FutureWorks 79
1 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
2 Future Works . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

                                

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全文公開日期本全文未授權公開 (校外網路)

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