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研究生： 張佑安
Chang, Yu-An
論文名稱： 金氧半元件中堆疊式高介電層與界面層之製程研究
Process Study of Higher-k Gate Stack Dielectrics and Interfacial layer for MOS Devices
指導教授： 張廖貴術
Chang-Liao, Kuei-Shu
口試委員:
學位類別： 碩士
Master
系所名稱： 原子科學院 - 工程與系統科學系
Department of Engineering and System Science
論文出版年： 2010
畢業學年度： 98
語文別： 中文
論文頁數： 116
中文關鍵詞： 閘極 、介電層 、高介電常數 、界面層
外文關鍵詞： high-k, higher-k, Gate Stack, Interfacial layer, Dielectrics
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    • VLSI製程技術持續以元件微縮為目標，在CMOS等效氧化層厚度上以被要求微縮至1nm以下。然而，由於以二氧化矽做為介電層微縮到1.5nm以下會導致嚴重的漏電流問題，為了元件持續微縮，改採用高介電常數材料取代二氧化矽做為介電層，但高介電材料與矽基板為非理想接面、界面氧化層的增生使EOT微縮不易與載子遷移率下降，皆是使用高介電材料介電層所帶來的一些新挑戰。
    第一部分以鈦薄膜搭配高介電層形成閘極介電層，藉此提高介電層之介電係數，觀察經過不同 PDA與PMA溫度退火對鈦擴散深度的影響，而鈦擴散的深度將對元件電性造成影響。實驗結果發現，在high-k與metal gate中間加入一層Ti cap，經過高溫的退火後，雖然介電層中的介電常數上升，但由於interfacial layer的增生使得EOT無法微縮，如經由低溫的退火控制Ti擴散到介電層當中，而不使之擴散至介面層，則可提高介電層當中的介電常數且避免interfacial layer的增生，進而達到EOT的微縮，但是在遲滯量與元件可靠度方面，也因參雜入Ti而有變差的趨勢。而ZrO2經過PDA後堆疊Ti在做低溫PMA退火，EOT向下微縮，而漏電流卻無明顯的上升，在遲滯量與元件可靠度方面，參雜Ti在Zr-base的介電層中，遲滯量並無急遽上升，這是參雜Ti在Zr-base的介電層中的優點，但而在元件可靠度方面加入Ti還是有變差的趨勢。
    第二部分以鋯金屬薄膜搭配化學氧化層，經高溫退火形成高品質氧化矽鉻作為介電層，並以鈦薄膜提氧化矽鉻之介電常數，觀察不同鈦薄膜厚度與不同 PMA退火溫度對電性所造成的影響。實驗結果發現，以Zr/chemical oxide 退火形成ZrSixOy作為介電層，隨著不同的PDA退火溫度，會有不同的介電層品質，以經PDA800℃所形成之介電層品質較佳。而PDA700℃雖然EOT較低但漏電流較大，這可能是因為Zr尚未和chemical oxide反應完全，所以介電層較薄所造成。PDA900℃漏電流漏電流更為劇烈，猜測在經過900℃退火之後Zr已穿過chemical oxide，在矽基本中產生大量的缺陷，所以其介面品質極差。進一步在此高品質的ZrSixOy介電層上堆疊Ti cap經不同溫度的PMA退火後發現，以PMA 600℃提升介電層介電常數效果較佳，PMA 700℃因為Ti擴散至介電層當中的量較多且較為靠近矽接面，造成漏電流上升過於劇烈，不符合微縮上漏電流增加的趨勢，而PMA 500℃則因退我溫度較低，Ti擴散至介電層提高介電常數的教果較不顯著。在ZrSixOy介電層上堆疊不同厚度之Ti cap經相同溫度的PMA退火後發現，以cap10□提升介電層介電常數效果較佳，cap 5□因Ti擴散的量太少提升效果較不顯著，而cap 15□過多的Ti cap擴散入介電層中以無法再提升介電常數，反而使漏電流劇烈上升，特性變差。
    第三部分本章節以化雙氧水形成學氧化層經高溫退火，再以400:1稀釋之氫氟酸蝕刻至不同厚度形成高品質介面層，討論不同厚度之二氧化矽界面氧化層堆疊高介電材料介電層，對電性所造成的影響。再者討論化學氧化層有無經高溫退火，作為界面層，對電性所造成的影響。實驗結果發現，經高溫退火之後的化學氧化層有較佳的品質，在遲滯與元件可靠度上皆有較佳的特性，並且微縮此品質較佳的界面氧化層厚度，可使EOT有效微縮。

    Process Study of Higher-k Gate Stack Dielectrics and Interfacial layer for MOS Devices.Introduction of high-k ,exotic higher-k gate dielectric ,interfacial layer of chemical oxide and stress relieved preoxide.

    Three chapters of Experiment and Results.
    Increased dielectric constant of HfO2 and ZrO2 gate dielectrics by Ti cap.Ti cap increased HfO2 dielectric constant from 25 to 34 and no extra IL growth after PMA 600 ℃.The devices with Ti cap have poor hysteresis and reliability .The device with Ti cap will increase dielectric thickness by PDA.The devices with PIII nitridation has better hysteresis property.

    Effects of Ti cap on ZrSixOy gate dielectric.
    Zr metal layer will react with SiO2 after PDA.
    The devices with Ti cap 5 □ and PMA500 ℃ enhance
    dielectric constant not very much.The devices with Ti cap 15 □ and PMA700 ℃ havelarge leakage current.

    The effects of interfacial engineering between high-k gate dielectrics and Si substrate.EOT scaling by reducing SRPO thickness.SRPO has better interface property.
    The devices with SRPO have better hysteresis and reliability properties.IL can not be reduced by Zr metal layer and chemical oxide reacting.

    目錄 摘要…………………………………………………………………………………………..…iv 致謝…………………………………………………………………………………………....iii 目錄…………………………………………………………………………………………....iv 表目錄……………………………………………………………………………………..…viii 圖目錄…………………………………………………………………………………………ix 第一章 序論…………………………………………………………………………………...1 1.1前言………………………………………………………………………………….1 1.2使用高介電係數材料的原因……………………………………………………….2 1.3 High-k材料的選擇………………………………………………………………….2 1.4 Exotic higher-k介電材料…………………………………………………………...3 1.5高介電係數材料所面臨的問題…………………………………………………….4 1.6 高介電係數材料議題探討…………………………………………………………4 1.6.1 表面氧化層(Interface oxide)工程……………………………………….….4 1.6.2 原子層介電層沉積研究…………………………………………………….5 1.7 論文架構……………………………………………………………………………6 第二章 元件製程與量測………………………………………………………………...…14 2.1氧化鉿與氧化鋯搭配鈦金屬層作為高介電層之元件製作流程………………...14 2.1.1 晶片刻號和晶背毆姆式接觸……………………………………………..14 2.1.2 化學氧化層成長與閘極介電層沉積……………………………………..15 2.1.3退火處理及鈦金屬層沉積………………………………………………...15 2.1.4 金屬電極沉積及退火處理………………………………………………..15 2.2 鈦金屬薄膜提高氧化矽鉻介電常數之元件製作流程…………………………..16 2.2.1 晶片刻號和晶背毆姆式接觸……………………………………………..16 2.2.2 化學氧化層與閘極堆疊式介電層沉積……………………………….…16 2.2.3退火處理及鈦金屬層沉積………………………………………………..17 2.2.4 金屬電極沉積及退火處理……………………………………………….17 2.3以化學氧化層經高溫退火作為高介電層與矽基板之介面層元件製作流程…17 2.3.1 晶片刻號和晶背毆姆式接觸…………………………………………….17 2.3.2 化學氧化層與閘極介電層沉積………………………………………….18 2.3.3 金屬電極沉積及退火處理……………………………………………….18 2.4 金氧半電容電性量測…………………………………………………………..19 2.5 物性分析………………………………………………………………………..21 2.5.1 X光繞射儀………………………………………………………………...21 2.5.2歐傑電子能譜儀………………………………………………………….21 2.5.3 穿透式電子顯微鏡……………………………………………………….22 第三章 氧化鉿與氧化鋯搭配鈦金屬層作為高介電層之金氧半元件電性研究……….26 3.1研究動機………………………………………………………………………..26 3.2 製程與量測…………………………………………………………………….27 3.2.1氧化鉿搭配鈦金屬層作為介電層經過不同PMA退火製程條件………27 3.2.2氧化鋯搭配鈦金屬層作為介電層經過不同PDA退火製程條件………28 3.2.3 量測參數…………………………………………………………………29 3.3 實驗結果與討論…………………………………………………………….…30 3.3.1 氧化鉿搭配鈦金屬層作為介電層在不同退火溫度下對元件電性 與可靠性之影響……………………….………………………………..30 3.3.2氧化鋯搭配鈦金屬層作為介電層經過不同PDA退火對元件電性 與可靠性之影響…………………………………………………………34 3.4 結論…………………………………………………………………………….36 第四章 以鈦金屬薄膜提高氧化矽鉻介電常數之金氧半元件電性研究……………….55 4.1研究動機………………………………………………………………………...55 4.2 製程與量測…………………………………………………………………..….56 4.2.1以化學氧化層堆疊鉻金屬薄膜經不同溫度PDA退火作為介電層 製程條件…………………………………………………………………...56 4.2.2以氧化矽鉻堆疊鈦金屬薄膜作為介電層經過不同PMA退火之 製程條件……………………………………………………………….…..56 4.2.3以氧化矽鉻堆疊不同厚度鈦金屬薄膜作為介電層之製程條件….….…57 4.2.4 量測參數…………………………………………………………….…...58 4.3 實驗結果與討論……………………………………………………………...…58 4.3.1以化學氧化層堆疊鉻金屬薄膜經過不同溫度PDA退火作為 介電層對元件電性與可靠性之影響…………………….…………..…....59 4.3.2以氧化矽鉻堆疊鈦金屬薄膜作為介電層經過不同PMA退火對 元件電性與可靠性之影響………………………………………………...61 4.3.3以氧化矽鉻堆疊不同厚度鈦金屬薄膜作為介電層對元件電性與 可靠性之影響………………………………………………………….….62 4.4 結論………………………………………………………………………….…64 第五章 以化學氧化層經高溫退火作為高介電層與矽基板之界面氧化層之 金氧半元件電性研究………………………………………………………………85 5.1研究動機…………………………………………………………………………85 5.2 製程與量測………………………………………………………………………87 5.2.1以化學氧化層經高溫退火作為高介電層與矽基板之介面層製程條件....87 5.2.2以PIII機台對以氧化鉿搭配鈦金屬層之介電層氮化處理製程條件........88 5.2.3以化學氧化層堆疊鉻金屬與氧化鉻經不同溫度PDA退火作為介電層 製程條件…………………………………………………………………….89 5.2.4氧化鑭搭配鈦金屬層作為介電層經過不同PDA退火製程條件………..89 5.2.5 量測參數…………………………………………………………………..90 5.3 實驗結果與討論…………………………………………………………………91 5.3.1以化學氧化層經高溫退火作為高介電層與矽基板之介面層對元件 電性與可靠性之響……………………………………………………….…91 5.3.2 TaN/Ti/HfO2 /chemical oxide/Si經不同PIII氮化能量佈植對元件電性 之影響…………………………………………………………………….....93 5.3.3 TaN/ZrO2/Zr/chemical oxide/Si經不同退火溫度對元件電性之影響…….94 5.3.4 TaN/Ti/ La2O3/chemical oxide/Si經不同退火溫度對元件電性與之影響...95 5.4 結論………………………………………………………………………………95 第六章 結論及展望…………………………………………………………………………99 6.1結論……………………………………………………….…………………..…111 6.2展望……………………………………………………………..……………….112 表目錄 表 3-1 TaN/Ti/HfO2 /chemical oxide/Si 電容製程條件表……………………………………39 表 3-2 TaN/Ti/ZrO2 /chemical oxide/Si 電容製程條件表……………………………………39 表4 --1 TaN/ Zr /chemical oxide/Si 電容製程條件表………………………………………...68 表4--2 TaN/ Ti /Zr /chemical oxide/Si經不同PMA溫度電容製程條件表…………………68 表4--3 TaN/ Ti /Zr /chemical oxide/Si不同Ti cap厚度電容製程條件表…………………..68 表5-1TaN/ HfO2 /SRPO/Si 電容製程條件表……………………………………………….92 表5-2 Chemical oxide經不同退火時間之厚度對應表……………………………………92 表5-3 Chemical oxide經不同DHF蝕刻時間之厚度對應表……………………………..92 表5-4不同Interfacal layer製作表………………………………………………………….92 表5-5 TaN/Ti/HfO2 /chemical oxide/Si不同PIII氮化能量製作表………………………...98 表5-6 TaN/ZrO2/Zr/chemical oxide/Si不同退火溫度製作表…………………………….....98 表5-7 TaN/Ti/ La2O3/chemical oxide/Si不同退火溫度製作表……………………………..98 圖目錄 圖 1-1 半導體材料之能帶寬度料與能帶大小……………………………………………..…8 圖 1-2 不同高介電常數材 EOT對漏電流圖……………………………………………….......8 圖 1-3 高介電材料物理特性比較……………………………………………………………..9 圖1-4 三相圖(a)Ti-O-Si (b)Zr-O-Si 化合物…………………………………………………9 圖1-5 Higher-k介電常數對能隙作圖……………………………………………………….10 圖 1-6 TiOx造成IL增加示意圖………………………………………………………...…….10 圖 1-7 矽基板介面特性不佳導致載子遷移率衰減……………………………………...….11 圖 1-8 閘極漏電流對應等效氧化層厚度的關係圖……………………………………...….11 圖 1-9 High/Si 接面金屬矽化物生成………………………………………………………...12 圖 1-10以化學氧化層當做界面緩衝層以利高介電材料線性成長圖……………………....12 圖 1-11金屬鉿處理衍生之高品質界面氧化層………………………………………….…...13 圖 2-1電壓從<反轉到累積>和從<累積到反轉>互相掃描下，所得平帶電壓差..................23 圖 2-2 XRD示意圖…………………………………………………………………………….23 圖 2-3低掠角 X光繞射儀……………………………………………………………………..24 圖2-4 AES表面分析示意圖………………………………………………………………….24 圖2-5 AES基本原理示意圖………………………………………………………………….25 圖 3-1介電常數對能帶作圖………..…………………………………………………………37 圖 3-2 TiOx造成IL增加示意圖………………………………………………………………37 圖 3-3 TaN/Ti/HfO2/chemical oxide/Si 金氧半電容製作流程圖……………………………38 圖 3-4 Ti (10□)/ HfO2(20□) PMA600℃介電層(a)TEM圖(b)EDS分析圖………………..40 圖 3-5Ti (10□)/ HfO2(20□) PMA900℃介電層(a)TEM圖(b)EDS分析圖…………...……41 圖 3-6(a) HfO2(30□) PMA700℃的 MOS電容 CV曲線……………………………………..42 圖 3-6(b) Ti (10□)/ HfO2(20□) PMA600℃的 MOS電容 CV曲線……………………………42 圖 3-6(c) Ti (10□)/ HfO2(20□) PDA700℃、PMA700℃MOS電容 CV曲線………………..43 圖 3-6(d) Ti (10□)/ HfO2(20□) PMA700℃MOS電容 CV曲線………………………………43 圖 3-6(e) Ti (10□)/ HfO2(20□) PMA900℃MOS電容 CV曲線………………………………44 圖 3-6(f) Ti (10□)/ HfO2(20□) 不同退火溫度MOS電容 CV曲線…………………………..44 圖 3-7 HfO2(30□)與Ti (10□)/ HfO2(20□)不同退火溫度MOS電容之漏電流累積圖........45 圖 3-8 HfO2(30□)與Ti (10□)/ HfO2(20□) 不同退火溫度MOS電容之EOT對 漏電流作圖…………………………………..…………………………………………45 圖 3-9 HfO2(30□)與Ti (10□)/ HfO2(20□) 不同退火溫度MOS電容之遲滯量比較圖......46 圖 3-10 HfO2(30□)與Ti (10□)/ HfO2(20□) 不同退火溫度MOS電容在E=-14 MV/cm之SILC比較圖…………………………..……………………………………46 圖 3-11 HfO2(30□)與Ti (10□)/ HfO2(20□) 不同退火溫度MOS電容在E=-14 MV/cm不同 stress時間下的平帶電壓偏移量……………………………………………….47 圖 3-12(a) ZrO2(20□) PMA600℃的 MOS電容 CV曲線……………………………………47 圖 3-12(b) ZrO2(20□)+Ti(10□) PMA600℃的 MOS電容 CV曲線………………………..48 圖 3-12(c) ZrO2(20□) PDA700℃、PMA600℃的 MOS電容 CV曲線……………………..48 圖 3-12(d) ZrO2(20□)+Ti(10□) PDA600℃、PMA600℃的MOS電容 CV曲線…………49 圖 3-12(e) ZrO2(20□)+Ti(10□) PDA700℃、PMA600℃的MOS電容 CV曲線…………49 圖 3-12(f) ZrO2(20□)+Ti(10□) PDA800℃、PMA600℃的MOS電容 CV曲線………....50 圖 3-12(g) ZrO2(20□)+Ti(10□) 不同PDA的MOS電容 CV曲線………………………..50 圖 3-13 ZrO2(20□)+Ti(10□) 不同PDA的漏電流累積圖……………………………...…51 圖 3-14 ZrO2 30 □ XRD圖……………………………………………………………………51 圖 3-15 ZrO2 30□+Ti 10□ XRD圖…………………………………………………………...52 圖 3-16 ZrO2(20□)+Ti(10□) 不同PDA的EOT對漏電流作圖…………………………52 圖 3-17 ZrO2(20□)+Ti(10□) 不同PDA的遲滯量作圖…………………………………53 圖 3-18 ZrO2(20□)+Ti(10□) 不同PDA的MOS電容SILC比較圖…………………..53 圖 3-19 ZrO2(20□)+Ti(10□) 不同PDA的MOS電容在E=-14MV/cm不同 stress時間下的平帶電壓偏移量…………………………………………………………….54 圖 4-1 TaN/Zr/chemical oxide/Si 金氧半電容製作流程………………………………….…66 圖 4-2 TaN/Ti/Zr/chemical oxide/Si 金氧半電容製作流程圖…………………………….…67 圖4-3 Zr 10□ /SiO2 10□ XRD圖……………………………………………………….….69 圖 4-4(a) Zr/chemical oxide PDA 700℃ 之介電層AES元素分析圖………………….…..69 圖 4-4 Zr/chemical oxide (b)PDA 800℃(c)PDA 900℃ 之介電層AES元素分析圖............70 圖4-5 Zr/chemical oxide (a)PDA700℃(b)PDA800℃的 MOS電容 CV曲線…………….…71 圖 4-5 (c) Zr/chemical oxide PDA900℃的 MOS電容 CV曲線…………………………….…72 圖 4-5 (d) Zr/chemical oxide不同 PDA的 MOS電容 CV曲線……………………………….72 圖 4-6 Zr/chemical oxide不同PDA退火溫度之漏電流累積圖……………………………..73 圖 4-7 Zr/chemical oxide不同PDA退火溫度之EOT對漏電流作圖………………………73 圖 4-8 Zr/chemical oxide不同PDA退火溫度之遲滯量比較圖……………………………..74 圖4---9 Zr/chemical oxide不同PDA退火溫度在E=-14MV/cm之SILC比較圖.................74 圖 4-10 Zr/chemical oxide不同PDA退火溫度在E=-14MV/cm不同 stress時間下 的平帶電壓偏移量……………………………………………………………………75 圖 4-11 (a) TaN/ Ti / Zr / chemical oxide /Si PMA500℃ MOS電容 CV曲線……………….75 圖 4-11 TaN/ Ti / Zr / chemical oxide /Si (b)PMA600℃ (c)PMA700℃ MOS電容 CV曲線….76 圖 4-11 (d) TaN/ Ti / Zr / chemical oxide /Si 不同PMA退火溫度 MOS電容 CV曲線…….77 圖 4-12 TaN/ Ti / Zr / chemical oxide /Si不同PMA退火溫度MOS電容之漏電流累積圖…77 圖 4-13 TaN/ Ti / Zr / chemical oxide /Si不同PMA退火溫度MOS電容之EOT 對漏電流作圖…………………………………………………………………………78 圖 4-14 TaN/ Ti / Zr / chemical oxide /Si不同PMA退火溫度MOS電容之遲滯量 比較圖…………………………………………………………………………………78 圖 4-15 TaN/ Ti / Zr / chemical oxide /Si不同PMA退火溫度MOS電容在E=-14 MV/cm之SILC比較圖………………………………………………………………79 圖 4-16 TaN/ Ti / Zr / chemical oxide /SiMOS電容在E=-14MV/cm不同 stress時間 下的平帶電壓偏移量…………………………………………………………………79 圖 4-17 (a) TaN/ Ti cap 5□ / Zr / chemical oxide /Si MOS電容 CV曲線……………………..80 圖 4-17 (b) TaN/ Ti cap 10□ / Zr / chemical oxide /Si MOS電容 CV曲線…………………...80 圖 4-17 (c) TaN/ Ti cap 15□ / Zr / chemical oxide /Si MOS電容 CV曲線…………………....81 圖 4-17 (d) TaN/ Ti cap (不同厚度) / Zr / chemical oxide /Si MOS電容 CV曲線……………81 圖 4-18 TaN/ Ti cap (不同厚度) / Zr / chemical oxide /Si MOS電容之漏電流累積圖……...82 圖 4-19 TaN/ Ti cap (不同厚度) / Zr / chemical oxide /Si MOS電容之EOT對漏電流作圖..82 圖 4-20 TaN/ Ti cap (不同厚度) / Zr / chemical oxide /Si MOS電容之遲滯量比較圖............83 圖 4-21 TaN/ Ti cap (不同厚度) / Zr / chemical oxide /Si MOS電容在E=-14MV/cm 之SILC比較圖…………………………………………………………………….…83 圖 4-22 TaN/ Ti cap (不同厚度) / Zr / chemical oxide /Si MOS電容在E=-14MV/cm 不同 stress時間下的平帶電壓偏移量………………………………………………..84 圖 5-1 TaN/ HfO2 /SRPO/ Si 金氧半電容製作流程圖……………………………………….99 圖5-2 TaN/Ti/HfO2/chemical oxide/Si不同PIII氮化能量之金氧半電容製作流程…..…100 圖 5-3 TaN/ZrO2/Zr/chemical oxide/Si 金氧半電容製作流程…………………………..…101 圖 5-4 TaN/Ti/ La2O3/chemical oxide/Si 不同退火溫度金氧半電容製作流程圖…………102 圖 5-5 (a) Chemical oxide 7.5 □的 MOS電容 CV曲線…………………………………….103 圖 5-5 (b) Chemical oxide 6 □的 MOS電容 CV曲線……………………………………….103 圖 5-5 (c) SRPO 7.5□的 MOS電容 CV曲線………………………………………………..104 圖 5-5 (d) SRPO 6□的 MOS電容 CV曲線…………………………………………….…….104 圖 5-5 (e) 不同Interfacial layer的 MOS電容 CV曲線………………………………………105 圖 5-6不同Interfacial layer的MOS電容之漏電流累積圖…………………………………105 圖 5-7不同Interfacial layer的MOS電容之EOT對漏電流作圖………………………….106 圖 5-8不同Interfacial layer的MOS電容之遲滯量比較圖………………………………...106 圖 5-9不同Interfacial layer的MOS電容在E=-14MV/cm之SILC比較圖………………107 圖 5-10不同Interfacial layer的MOS電容在E=-14MV/cm不同 stress時間下 的平帶電壓偏移量…………………………………………………………………….107 圖 5-11 TaN/Ti/HfO2 /chemical oxide/Si經不同PIII氮化能量佈植的 MOS電容 CV曲線..108 圖 5-12 TaN/Ti/HfO2 /chemical oxide/Si經不同PIII氮化能量佈植的MOS電容之 漏電流累圖………………………………………………………………………….108 圖 5-13 TaN/Ti/HfO2 /chemical oxide/Si經不同PIII氮化能量佈植的MOS電容之 遲滯量比較圖……………………………………………………………………….109 圖 5-14 TaN/ZrO2/Zr/chemical oxide/Si經不同PDA退火溫度的 MOS電容 CV曲線…….109 圖 5-15 TaN/Ti/ La2O3/chemical oxide/Si不同PDA退火溫度的 MOS電容 CV曲線……..110 圖 5-16 TaN/Ti/ La2O3/chemical oxide/Si不同PMA退火溫度的 MOS電容 CV曲線…….110

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