近年來， 感知無線電(cognitive radios)被視為解決頻譜資源稀少和低使用率的一個方法。它允許沒有使用執照的使用者去存取有被授權的頻帶，這個方法確實可以提升頻譜的使用效率。在感知無線電中，有很多的議題可以被討論，在此論文中，我們把焦點集中在頻譜感測(spectrum sensing)上面，因此我們提出一個當地最強力的偵測器(locally most powerful detector)應用在加權部分重疊平均(weighted overlapped segment averaging, WOSA)的估測法。這個偵測器是根據Neyman-Pearson理論來做設計和最佳化，當錯誤警報率(false alarm rate)等於0.1之時，它的效能比傳統的能量偵測器好30%。另外，我們提出一個最佳化的加權部分重疊平均(weighted overlapped segment averaging, WOSA)的頻譜偵測器的硬體實現，並且提升硬體的使用效率到100%。我們選擇重疊部分的參數為4，視窗總和的參數為2，藉由使用折疊和時間對稱的技巧，我們可以解決效能和硬體成本上的互相衝突矛盾的問題。
在加權部分重疊平均(weighted overlapped segment averaging, WOSA)的頻譜偵測器中，快速複利葉轉換器主導了整個硬體成本和功率的消耗。於是這個1024點的快速複利葉轉換器我們採用了Radix-24 的演算法以降低重要的旋轉因子(nontrivial twiddle factor)乘法器的個數。我們提出一個使用分享和重複使用硬體的方法，達到低硬體成本的CSD常數複數乘法器，它可以比傳統的2補數方法節省50%的加法器個數。另外，我們捨去此乘法器的部分乘積(partial product)，捨去後SQNR會衰減5.91dB，所以我們使用一些簡單的邏輯電路來做補償。經過這個方法後，可以讓加權部分重疊平均(weighted overlapped segment averaging, WOSA)的頻譜偵測器的功率和面積使用效率更好。最後，它已經在
型號Virtex-4 XC4VLX160的現場可編程輯閘陣列(Field-Programmable Gate Arrays, FPGA)模擬驗證。此加權部分重疊平均(weighted overlapped segment averaging, WOSA)的頻譜偵測器使用Verilog硬體描述語言實現，其面積為2.52mm2，功率消耗為101mW。

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