目錄 摘要 I 致謝 Ⅲ 目錄 Ⅳ 表目錄 Ⅷ 圖目錄 Ⅸ 第一章 序論 1 1.1 前言 1 1.2 使用高介電係數材料的原因 1 1.3 High-k材料的選擇 2 1.4 Exotic higher-k介電材料 3 1.5 高介電係數材料所面臨的問題 3 1.6 高介電係數材料議題探討 4 1.6.1 表面氧化層(Interface oxide)工程 4 1.6.2 原子層介電層沉積研究 5 1.7 論文架構 6 第二章 元件製程與量測 14 2.1 電漿處理化學氧化層之元件製作流程 14 2.1.1 晶片刻號和晶背毆姆式接觸 14 2.1.2 電漿處理化學氧化層 15 2.1.3 以原子層沉積方式氮化閘極介電層及退火處理 15 2.1.4 金屬電極沉積及退火處理 15 2.2 鈦化物薄膜提高介電常數之元件製作流程 16 2.2.1 晶片刻號和晶背毆姆式接觸 16 2.2.2 電漿處理化學氧化層 16 2.2.3 以原子層沉積方式氮化閘極介電層及退火處理 17 2.2.4 金屬電極沉積及退火處理 17 2.3 改變界面層成長方式之元件製作流程 17 2.3.1 晶片刻號和晶背毆姆式接觸 17 2.3.2 界面氧化層成長 18 2.3.3 以原子層沉積方式氮化閘極介電層及退火處理 18 2.3.4 金屬電極沉積及退火處理 18 2.4 介電層比例調變之元件製作流程 17 2.4.1 晶片刻號和晶背毆姆式接觸 17 2.4.2 化學氧化層成長 18 2.4.3 以原子層沉積方式氮化閘極介電層及退火處理 18 2.4.4 金屬電極沉積及退火處理 20 2.5 金氧半電容電性量測 20 2.6 物性分析 22 2.6.1 X光繞射儀 22 2.6.2 歐傑電子能譜儀 23 2.6.3 穿透式電子顯微鏡 23 第三章 界面層經各種鹵素電漿處理並搭配高介電層的金氧半元件 26 3.1 研究動機 26 3.2 製程與量測 29 3.2.1 對化學成長氧化層使用氯電漿處理之金氧半元件製程條件 29 3.2.2 對化學成長氧化層使用不同的電漿處理之金氧半元件製程條件 30 3.2.3 對化學成長氧化層使用氯電漿處理搭配不同製程情況之金氧半元件製程條件 32 3.2.4 量測參數 32 3.3 實驗結果與討論 33 3.3.1 化學氧化層作氯電漿處理對MOS元件物理特性之改變 33 3.3.2 化學氧化層作不同電漿處理對MOS元件電性與可靠性之影響 35 3.3.3 化學氧化層作氯電漿處理調變其他製程參數對MOS元件電性與可靠性之影響 37 3.4 結論 38 第四章 化學氧化層使用氯氣電漿處理即時(in-situ)搭配鈦化物提升介電值之金氧半元件 66 4.1 研究動機 66 4.2 製程與量測 67 4.2.1 化學氧化層經氯氣電漿處理，接著in-situ氮氧化鉿以及氮化鈦搭配不同溫度PDA退火作為介電層製程條件 67 4.2.2 化學氧化層經氯氣電漿處理，接著in-situ氮氧化鉿以及二氧化鈦搭配不同溫度PDA退火作為介電層製程條件 69 4.2.3 量測參數 70 4.3 實驗結果與討論 70 4.3.1 化學氧化層經氯氣電漿處理，接著in-situ介電層氮氧化鉿以及氮化鈦，搭配不同溫度PDA退火對元件及可靠度影響 71 4.3.2 化學氧化層經氯氣電漿處理，接著in-situ介電層氮氧化鉿以及二氧化鈦，搭配不同溫度PDA退火對元件及可靠度影響 72 4.4 結論 73 第五章 不同電漿界面層成長及Hf/O比例高介電層對金氧半元件電特性影響 87 5.1 研究動機 87 5.2 製程與量測 88 5.2.1 以原子層沉積機台in-situ堆疊界面層與介電層之製程條件 88 5.2.2 使用原子層沉積機台改變介電層組成成分比例之製程條件 89 5.2.3 量測參數 90 5.3 實驗結果與討論 91 5.3.1 以原子層沉積機台in-situ堆疊界面層與介電層對元件及可靠度的影響 91 5.3.2 使用原子層沉積機台改變介電層組成成分比例對元件及可靠度的影響 92 5.4 結論 94 第六章 結論及展望 108 6.1 結論 108 6.2 展望 109 參考文獻 111 表目錄 表3- 1 TaN/HfON/(Cl2)chemical oxide/Si 電容製程條件表 41 表3- 2 TaN/HfON/(plasma)chemical oxide/Si 電容製程條件表 41 表3- 3 TaN/HfON/(Cl2)chemical oxide/Si 調變其他製程參數電容製程條件表 41 表3- 4 四種不同電漿處理及四種不同溫度條件XRD物性試片 41 表3- 5 對有無氯電漿處理的兩元件，使用估計的界面層介電值，估算出高介電層介電值的表格 46 表4- 1 TaN/TiN/HfON/(Cl2)SiO2/Si 電容製程條件表 75 表4- 2 TaN/TiO2/HfON/(Cl2)SiO2/Si 電容製程條件表 75 表5- 1 TaN/HfON/SiO2/Si 電容製程條件表 95 表5- 2 TaN/HfON/SiO2/Si 電容製程條件表 95 圖目錄 圖1- 1半導體材料之能帶寬度與能帶大小[8] 8 圖1- 2 不同高介電常數材料EOT對漏電流圖[14] 8 圖1- 3 高介電材料物理特性比較 9 圖1- 4 三相圖(a)Ti-O-Si (b)Zr-O-Si 化合物[16] 9 圖1- 5 Higher-k介電常數對能隙作圖[21] 10 圖1- 6 TiOx造成IL增加示意圖[21] 10 圖1- 7 矽基板介面特性不佳導致載子遷移率衰減[30] 11 圖1- 8 閘極漏電流對應等效氧化層厚度的關係圖[31] 11 圖1- 9 High/Si 接面金屬矽化物生成 12 圖1- 10 以化學氧化層當做界面緩衝層以利高介電材料線性成長圖 12 圖1- 11 金屬鉿處理衍生之高品質界面氧化層 13 圖2- 1電壓從<反轉到累積>和從<累積到反轉>互相掃描下， 24 圖2- 2 XRD示意圖 24 圖2- 3低掠角 X光繞射儀 25 圖3- 1 TaN/HfON/(Cl2)chemical oxide/Si 金氧半電容製作流程圖 40 圖3- 2 TaN/HfON/(plasma)chemical oxide/Si 金氧半電容製作流程圖 42 圖3- 3 TaN/HfON/(Cl2)chemical oxide/Si 調變其他製程電容製作流程 43 圖3- 4 HfON/(plasma)chemical oxide/Si 物性詴片製作流程圖 44 圖3- 5 SC-2、H2O2氧化層、有無氯處理不同條件漏電流對 EOT 作圖 45 圖3- 6 H2O2氧化層，(a)有作氯電漿、(b)沒作氯電漿 處理的 TEM 圖 45 圖3- 7 熱氧化及化學氧化層的 Hf 含量及介電值 46 圖3- 8 經 UPS 量測，從數據整理作圖，做切線得到其能隙(Band gap) 47 圖3- 9 能隙(Band gap)對介電值(Permittivity)作圖 47 圖3- 10 (a) SC-2 成長化學氧化層，有做或沒做氯氣電漿處理 48 圖3- 11 (a) SC-2 氧化層，no Cl2 處理的 MOS 電容 CV 曲線圖 49 圖3- 12 (a) No plasma 處理的 MOS 電容 CV 曲線圖 51 圖3- 13 四種方式電漿處理的 MOS 電容 CV 曲線圖 53 圖3- 14 四種方式電漿處理的漏電 Jg-Vg 圖 53 圖3- 15 四種方式電漿處理的遲滯(Hysteresis)圖 54 圖3- 16 四種方式電漿處理的 Jg-EOT 圖 54 圖3- 17 四種方式電漿處理的 Stress CV 圖 55 圖3- 18 四種方式電漿處理的 SILC 圖 55 圖3- 19 (a) No plasma 處理，四種不同溫度 XRD 物性結果 56 圖3- 20 PDA650，四種不同電漿處理 XRD 物性結果 58 圖3- 21 PDA650，四種不同電漿處理 XRD 物性結果，Peak 角度表 58 圖3- 22 PDA750，四種不同電漿處理 XRD 物性結果 59 圖3- 23 PDA750，四種不同電漿處理 XRD 物性結果，Peak 角度表 59 圖3- 24 (a) Control sample 的 MOS 電容 CV 曲線圖 60 圖3- 25 四種不同製程方式的 MOS 電容 CV 曲線圖 62 圖3- 26 四種不同製程方式的漏電 Jg-Vg 圖 62 圖3- 27 四種不同製程方式的遲滯(Hysteresis)圖 63 圖3- 28 四種不同製程方式的 Jg-EOT 圖 63 圖3- 29 四種不同製程方式的 Stress CV 圖 64 圖3- 30 四種不同製程方式的 SILC 圖 64 圖3- 31 使用氯氣電漿處理的 SIMS 分析圖 65 圖3- 32 有、無氯處理的物理機制推斷圖 65 圖4- 1 TaN/TiN/HfON/(Cl2 ) SiO2 /Si 金氧半元件電容製作流程圖 76 圖4- 2 TaN/TiO 2 /HfON/(Cl2 )SiO2 /Si 金氧半電容元件製作流程圖 77 圖4- 3 (a)氮化鈦搭配 PDA 溫度 650 ℃的電容 CV 曲線圖 78 圖4- 4 氮化鈦搭配不同 PDA 條件退火之漏電圖 79 圖4- 5 氮化鈦搭配不同 PDA 條件退火之漏電累積圖 80 圖4- 6 氮化鈦搭配不同 PDA 條件退火之 Jg-EOT 圖 80 圖4- 7 氮化鈦搭配不同 PDA 條件退火之遲滯圖 81 圖4- 8 氮化鈦搭配不同 PDA 條件退火之 Stress CV 圖 81 圖4- 9 氮化鈦搭配不同 PDA 條件退火之 SILC 圖 82 圖4- 10 (a)二氧化鈦搭配 PDA 溫度 650 ℃的電容 CV 曲線圖 82 圖4- 11 二氧化鈦搭配不同 PDA 條件退火之漏電圖 84 圖4- 12 二氧化鈦搭配不同 PDA 條件退火之漏電累積圖 84 圖4- 13 二氧化鈦搭配不同 PDA 條件退火之 Jg-EOT 圖 85 圖4- 14 二氧化鈦搭配不同 PDA 條件退火之遲滯圖 85 圖4- 15 為二氧化鈦搭配不同 PDA 條件退火之 Stress CV 圖 86 圖4- 16 為二氧化鈦搭配不同 PDA 條件退火之 SILC 圖 86 圖5- 1 TaN/HfON/SiO2 /Si 金氧半元件電容製作流程圖 96 圖5- 2 TaN/HfON/SiO2 /Si 金氧半元件電容製作流程圖 97 圖5- 3 (a) 使用 ALD 作 O2 plasma 成長 SiO2 的電容 CV 曲線圖 98 圖5- 4 不同方式成長 SiO2 並 in-situ 沉積 HfON 的漏電圖 99 圖5- 5 不同方式成長 SiO2 並 in-situ 沉積 HfON 的漏電累積圖 100 圖5- 6 不同方式成長 SiO2 並 in-situ 沉積 HfON 的 Jg-EOT 圖 100 圖5- 7 不同方式成長 SiO2 並 in-situ 沉積 HfON 的遲滯圖 101 圖5- 8 不同方式成長 SiO2 並 in-situ 沉積 HfON 的 Dit 圖 101 圖5- 9 不同方式成長 SiO2 並 in-situ 沉積 HfON 的 Stress CV 圖 102 圖5- 10 不同方式成長 SiO2 並 in-situ 沉積 HfON 的 SILC 圖 102 圖5- 11 (a) 使用 ALD 作 Hf:H2O=3:1 沉積 HfON 之電容 CV 曲線圖 103 圖5- 12 使用 ALD 作不同比例方式沉積 HfON 之漏電圖 104 圖5- 13 使用 ALD 作不同比例方式沉積 HfON 之漏電累積圖 105 圖5- 14 使用 ALD 作不同比例方式沉積 HfON 之 Jg-EOT 圖 105 圖5- 15 使用 ALD 作不同比例方式沉積 HfON 之遲滯圖 106 圖5- 16 使用 ALD 作不同比例方式沉積 HfON 之 Dit 圖 106 圖5- 17 使用 ALD 作不同比例方式沉積 HfON 之 Stress CV 圖 107 圖5- 18 使用 ALD 作不同比例方式沉積 HfON 之 SILC 圖 107