簡易檢索 / 詳目顯示

研究生: 廖釗漢
Liao, Chao Han
論文名稱: 一個每秒取樣1.5億次以時域延遲訊號輸出數位碼之混合型連續漸進式類比數位轉換器
A 150MS/s 10bits Hybrid SAR ADC with Time-domain analysis
指導教授: 朱大舜
Chu, Ta Shun
口試委員: 吳仁銘
王毓駒
學位類別: 碩士
Master
系所名稱: 電機資訊學院 - 電機工程學系
Department of Electrical Engineering
論文出版年: 2016
畢業學年度: 104
語文別: 中文
論文頁數: 71
中文關鍵詞: 電壓控制延遲訊號連續漸進式類比數位轉換器時間量化器
外文關鍵詞: SAR ADC, Voltage Control Delay Line, Vernier Time Delay
相關次數: 點閱:3下載:0
分享至:
查詢本校圖書館目錄 查詢臺灣博碩士論文知識加值系統 勘誤回報
  • 中文摘要
    研究所別:電機工程學系
    論文名稱: 一個每秒取樣1.5億次以時域延遲訊號輸出數位碼之混合型連續漸進式類比數位轉換器
    指導教授:朱大舜 博士
    研究生:103061623,廖釗漢

    隨著科技日新月異的發展,行動通訊對於資料傳遞的精確度以及速度上的需求更加苛刻,因此設計更快速的高速電路架構儼然已成為當代社會的趨勢。
    自然界所產生的信號皆為類比型態的連續訊號,而目前許多資料處理型式為數位型態的離散訊號,因此在類比與數位訊號間,需要一個類比數位轉換器的架構來轉換兩者訊號,而當中又以連續漸進式類比數位轉換器較為廣泛運用,連續漸進式類比數位轉換器不需額外的放大器電路架構,相對其他類比數位轉換器而言,佔用較少的電路面積及擁有低功耗的優點。
    本論文實現了一個每秒取樣1.5億次以時域延遲訊號輸出數位碼的十位元混合型連續漸進式類比數位轉換器,前四位元使用時域延遲訊號輸入至時域對數位碼轉換器來輸出數位碼,後六位元則使用傳統Vcm-Based之連續漸進式類比數位轉換器產生。此混合型連續漸進式類比數位轉換器減少了電容切換的次數以及比較器的使用次數,相比於傳統的連續漸進式類比數位轉換器能有效地減少功率消耗以及節省切換時間進而達到高速取樣頻率以及低功耗的需求。製程方面使用TSMC 65nm來設計,模擬輸入訊號頻率為0.44MHz時,訊號對雜訊諧波比為57.15dB,有效位元數9.201bits,平均功率消耗則為3.513mW。


    Abstract(英文摘要)

    With the rapid development of technology, the transmission of information on the accuracy and speed requirements are more demanding for the mobile communication system, that the design of high-speed circuit architecture seems to have become a trend in contemporary society.
    Signal in nature are all continuous analog signals, but it is common to process data in digital signals, so between the analog and digital signals, we need an analog-to-digital converter to convert both signals, and the successive approximation register analog-to-digital converter is more widely used, this analog-to-digital converter without additional operation amplifier circuit architecture, relative to other analog-to-digital converter, it occupies less circuit area and has low power consumption advantage.
    This thesis implements a 150ms/s 10bits hybrid SAR ADC with time-domain analysis, the first four bits was generated by time domain analysis analog-to-digital converter, and the last six bits use traditional Vcm-based successive approximation register analog-to-digital converter to generate. This hybrid analog-to-digital converter reduce the number of switching times on capacitor and the compare times to comparator, that it can reduce power consumption effectively and save the switching time to achieve high-speed sampling frequency and low power consumption. The proposed ADC design in TSMC 65nm process, when input signal frequency is 0.44MHz, the signal to noise and distortion ratio is 57.15dB, the effective number of bits is 9.201bits, and the average power consumption is 3.513mW.

    目錄 中文摘要 i Abstract(英文摘要) ii 目錄 iii 圖目錄 vi 表目錄 ix 第一章 簡介 1 1.1 研究動機(Motivation) 1 1.2 論文各章節組織介紹 2 第二章 基本類比數位轉換器與效能參數介紹 3 2.1 奈奎斯特類比數位轉換器(Nyquist Rate ADC) 3 2.1.1 快閃式類比數位轉換器(Flash ADC) 3 2.1.2 管線式類比數位轉換器(Pipeline ADC) 5 2.1.3連續漸進式類比數位轉換器(SAR ADC) 5 2.2 類比數位轉換器效能參數 7 2.2.1 靜態參數(Static Parameters) 8 2.2.1.a 準確度(Accuracy) 8 2.2.1.b 最低有效位元(Least Significant Bit) 8 2.2.1.c 解析度(Resolution) 8 2.2.1.d 量化誤差(Quantization Error) 9 2.2.1.d 偏移誤差(Offset Error) 10 2.2.1.e 增益誤差(Gain Error) 11 2.2.1.f 微分非線性誤差(Differential Nonlinearity,DNL) 11 2.2.1.g 積分非線性誤差(Integral Nonlinearity,INL) 12 2.2.1.d 遺失碼(Missing Codes) 13 2.2.1.e 輸出單調性(Monotonicity) 14 2.2.2 動態參數(Dynamic Parameters) 15 2.2.2.a 訊號對雜訊比(Signal to Noise Ratio,SNR) 16 2.2.2.b 訊號對雜訊諧波比(Signal to Noise and Distortion Ratio,SNDR) 18 2.2.2.c 有效位元數(Effective Number of Bits,ENOB) 18 2.2.2.d 總諧波失真(Total Harmonic Distortion,THD) 18 2.2.2.e 無雜訊動態範圍(Spurious Free Dynamic Range,SFDR) 19 2.2.2.f 動態範圍(Dynamic Range,DR) 19 2.2.2.g 有效解析度頻寬(Effective Resolution Bandwidth,ERBW) 20 第三章 電荷重新分佈連續漸進式類比數位轉換器基本原理 21 3.1.1 電容切換功率消耗計算 21 3.1.2 電容切換演算法種類 23 3.1.2.a 傳統式電容切換演算法(Conventional Switching Algorithm) 23 3.1.2.b 單調式電容切換演算法(Monotonic switching algorithm ) 25 3.1.2.c 電容拆半切換演算法(Split-capacitor switching algorithm) 27 3.1.3 單端與雙端架構(Single-Ended/Differential Pair SAR ADC) 29 3.1.4 同步與非同步時脈概念(Synchronous/Asynchronous) 30 第四章 時域延遲訊號輸出數位碼之混合型連續漸進式類比數位轉換器設計 32 4.1 傳統連續漸進式類比數位轉換器 (Conventional SAR ADC) 32 4.1.1 取樣保持電路(Sample and Hold Circuit) 33 4.1.2 非理想效應 34 4.1.2.a 非線性電阻(Non-linear Resistance) 34 4.1.2.b 熱雜訊(Thermal Noise) 35 4.1.2.c 電荷注入效應(Charge Injection) 36 4.1.2.d 時脈饋入效應(Clock Feedthrough) 37 4.1.2.e 孔徑效應(Aperture Uncertainty) 38 4.1.3 靴帶式電路(Bootstrap Circuit) 38 4.1.4 靴帶式電路模擬結果(Bootstrap Circuit Simulation) 40 4.1.5 靜態栓鎖比較器(Static Latch Comparator) 42 4.1.6 靜態栓鎖比較器電路模擬結果 44 4.1.7 電容矩陣(Capacitor Array) 45 4.1.8 連續漸進式運算邏輯電路(SAR Logic) 45 4.1.9 時脈產生器(Clock Generator) 47 4.1.10 連續漸進式類比數位轉換器模擬結果 48 4.2 時域延遲訊號產生數位碼之類比數位轉換器 50 4.2.1 電壓控制延遲訊號電路(Voltage Controlled Delay Line Circuit) 52 4.2.2 電壓控制延遲訊號電路模擬結果(Voltage Controlled Delay Line Circuit Simulation) 55 4.2.3 游標尺延遲線電路(Vernier Delay Line Circuit) 58 4.2.4 溫度計碼轉二位元碼編碼器(Thermal Code to Binary Code Encoder) 59 4.2.5 時域延遲訊號產生數位碼之類比數位轉換器模擬結果 61 4.3 時域延遲訊號輸出數位碼之混合型連續漸進式類比數位轉換器 63 4.3.1 混合型連續漸進式類比數位轉換器時脈分佈 65 4.3.2 時域延遲訊號輸出數位碼之混合型連續漸進式類比數位轉換器模擬結果 66 第五章 結論與未來發展 69 參考文獻 70 圖目錄 圖1-1 各種ADC類型之特色分佈圖 2 圖2-1 快閃式類比數位轉換器基本架構圖 4 圖2-2 類比轉換管線式類比數位轉換器基本架構圖 5 圖2-3 二進位搜索法概念圖 6 圖2-4 連續漸進式類比數位轉換器基本架構圖 7 圖2-5 量化誤差分佈圖 9 圖2-6 類比轉換數位示意圖 10 圖2-7 偏移誤差示意圖 10 圖2-8 增益偏差示意圖 11 圖2-9 微分非線性誤差示意圖 12 圖2-10 積分非線性誤差示意圖 13 圖2-11 遺失碼示意圖 14 圖2-12 非單調性示意圖 15 圖2-13 正弦波示意圖 16 圖2-14 量化雜訊之機率密度函數分佈示意圖 17 圖2-15 無雜訊動態範圍示意圖 19 圖2-16 動態範圍示意圖 20 圖3-1 3位元的電荷重新分佈連續漸進式類比數位轉換器 22 圖3-2 傳統式電容切換演算法 24 圖3-3 傳統式電容切換波形圖 25 圖3-4 單調式電容切換演算法 26 圖3-5 單調式電容切換波形圖 26 圖3-6 電容拆半式切換演算法 28 圖3-7 電容拆半式切換波形圖 29 圖3-8 單端連續漸進式類比數位轉換器基本架構 30 圖3-9 雙端連續漸進式類比數位轉換器基本架構 30 圖3-10 同步時脈示意圖 31 圖3-11 非同步時脈示意圖 31 圖4-1 傳統連續漸進式類比數位轉換器架構圖 32 圖4-2 取樣保持波型示意圖 33 圖4-3 簡單取樣保持電路示意圖 33 圖4-4 導通電阻與輸入電壓關係示意圖 35 圖4-5 互補式開關示意圖 35 圖4-6 電荷注入效應示意圖 37 圖4-7 假開關吸收電荷示意圖 37 圖4-8 時脈饋入效應 38 圖4-9 靴帶式電路架構圖 39 圖4-10 輸入訊號頻率為50MHz頻域圖 40 圖4-11 輸入訊號頻率為25MHz頻域圖 41 圖4-12 輸入訊號頻率為1MHz頻域圖 41 圖4-13 靜態正回授比較器 43 圖4-14 靜態正回授比較器模擬結果 44 圖4-15 電容式矩陣 45 圖4-16 十位元連續漸進式運算邏輯電路 46 圖4-17 連續漸進式運算邏輯電路之時脈波型示意圖 47 圖4-18 時脈產生器架構示意圖 48 圖4-19 時脈產生器之時脈波型示意圖 48 圖4-20 輸入訊號頻率為49.7MHz頻域圖 49 圖4-21 輸入訊號頻率為24.5MHz頻域圖 49 圖4-22 輸入訊號頻率為1MHz頻域圖 50 圖4-23 時域延遲訊號產生數位碼之類比數位轉換器架構示意圖 51 圖4-24 電壓控制延遲訊號電路架構示意圖 55 圖4-25 訊號延遲時間暫態分析結果圖 56 圖4-26 訊號延遲時間暫態分析結果圖 56 圖4-27 游標尺延遲線電路架構示意圖 59 圖4-28 溫度計碼轉二位元碼編碼器架構示意圖 60 圖4-29 溫度計碼轉二位元碼編碼器架構示意圖 60 圖4-30 輸入訊號頻率為72.6MHz頻域圖 62 圖4-31 輸入訊號頻率為30.5MHz頻域圖 62 圖4-32 輸入訊號頻率為7MHz頻域圖 63 圖4-33 時域延遲訊號輸出數位碼之混合型連續漸進式類比數位轉換器架構示意圖 65 圖4-34 混合型連續漸進式類比數位轉換器時脈分佈圖 66 圖4-35 輸入訊號頻率為74.5MHz頻域圖 67 圖4-36 輸入訊號頻率為36.76MHz頻域圖 67 圖4-37 輸入訊號頻率為0.44MHz頻域圖 68 表目錄 表4-1 取樣保持電路模擬結果 42 表4-2 靜態栓鎖比較器規格 44 表4-3 連續漸進式類比數位轉換器模擬結果 50 表4-4 輸入訊號電壓差與訊號延遲關係表格 57 表4-5 溫度計碼轉二位元碼真值表 61 表4-6 輸入電壓差所對應之溫度計碼及二位元碼結果 61 表4-7 時域延遲訊號產生數位碼之類比數位轉換器模擬結果 63 表4-8 時域延遲訊號產生數位碼之混合型連續漸進式類比數位轉換器模擬結果 68

    參考文獻
    [1] G.Y. Huang, C.C. Liu, Y.-Z. Lin, and S.J. Chang, "A 10-bit 12-MS/s successive approximation ADC with 1.2-pF input capacitance," in IEEE ASSCC Dig. Tech. Papers, pp. 157-160, November 2009.
    [2] J. Craninckx and G. Plas, “A 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC Dig. Tech. Papers, Feb. 2007, pp. 246-247.
    [3] W. Liu, P. Huang, and Y. Chiu, “A 12b 22.5/45MS/s 3.0mW 0.059mm2 CMOS SAR ADC Achieving Over 90dB SFDR,” IEEE ISSCC Dig. Tech. Papers, Feb. 2010, pp. 380-381
    [4] Shuo-Wei Michael Chen et al, “A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13 μm CMOS” IEEE J. Solid-State Circuits, vol. 41, no. 12, pp.2669-2680, DECEMBER 2006
    [5] C.C. Liu, et al, ‘‘A 10-bit 50-MS/s SAR ADC with a monotonic capacitor switching procedure,’’ IEEE J. Solid-State Circuits, vol.45, no. 4, Apr. 2010, pp. 731-740.
    [6] B.P.Ginsburg and A.P.Chandrakasan ‘‘An energy-efficient charge recyclingapproach for a SAR converter with capacitive DAC, ’’ Proc. IEEE Symp. Circuits Syst., pp.184 -187 2005
    [7] M. Yoshioka, K. Ishikawa, T. Takayama, and S. Tsukamoto, “A 10b 50MS/s 820μW SAR ADC with On-Chip Digital Calibration,” IEEE ISSCC Dig. Tech. Papers, Feb. 2010, pp. 384-385.
    [8] R. Kapusta et al., “A 14b 80 MS/s SAR ADC With 73.6 dB SNDR in 65 nm CMOS,” IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3059–3066, Dec. 2013.
    [9] S. Haenzsche, S. Henker, and R. Schuffny, “Modelling of Capacitor Mismatch and Non-Linearity Effects in Charge Redistribution SAR ADCs,” in Proceedings of the 17th International Conference Mixed Design of Integrated Circuits and Systems (MIXDES), Jun. 2010, pp. 300-305.
    [10] C.-C. Liu, S.-J. Chang, G.-Y. Huang, and Y.-Z. Lin, “A 10-bit 50-MS/s SAR ADC with a Monotonic Capacitor Switching Procedure,” IEEE J. Solid-State Circuits, vol 45, no. 4, pp. 731-740, Apr. 2010.
    [11] W. Y. Pang, C. S. Wang, Y. K. Chang, N. K. Chou, and C. K. Wang, “A 10-bit 500-KS/s Low Power SAR ADC with Splitting Comparator for Bio-Medical Applications,” IEEE A-SSCC Dig. Tech. Papers, Nov. 2009, pp. 149-152
    [12] Yan Huang, H.Schleifer, and D.Killat, “Design and analysis of novel dynamic latched comparator with reduced kickback noise for high-speed ADCs” Circuit Theory and Design (ECCTD), Sept. 2013
    [13] B. P. Ginsburg and A. P. Chandrakasan, “500-MS/s 5-bit ADC in 65-nm CMOS with split capacitor array DAC,” IEEE J. Solid-State Circuits, vol. 42, no. 4, pp. 739-747, Apr. 2007.
    [14] Goran Jovanović, Mile Stojčev, Dragiš Krstić: “Delay Locked Loop with Linear Delay Element”, in Proc. of 7-th International Conference TELSIKS, vol. 2, pp. 397-400.
    [15] Dudeck P. et al., “A high–resolution CMOS time–to–digital converter utilizing a vernier delay line”, IEEE Journal of Solid–State Circuits, vol. 35, No. 2, pp. 240–246, February 2000
    [16] G. Jovanović, M. Stojčev, “Voltage Controlled Delay Line for Digital Signal”, Facta Universitatis, Series: Electronics and Energetic, vol. 16. No. 2, pp. 215-232, August 2003.
    [17] G. S. Jovanović and M. K. Stojčev: “Current starved delay element with symmetric load”, International Journal of Electronics, pp. 167- 175, Vol. 93, No 3, March 2006.
    [18] J. P. Janson et al., “A CMOS time-to-digital converter with better than 10ps single-shot precision,” IEEE J. Solid-State Circuits, Vol. 41, No. 6, pp. 1286-1296, June, 2006.
    [19] M. Lee and Asad A, Abidi, “A 9b, 1.25ps resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplifies a Time Residue,” IEEE J. Solid-State Circuits, Vol. 43, No. 4, pp. 769-777, Apr., 2008.
    [20] M. H. Chung, H. P. Chou, "A Time-to-Digital Converter Using Vernier Delay Line with Time Amplification Technique", Nuclear Science Symposium and Medical Imaging Conference (NSS/MIC), 23-29 Oct. 2011, Hsinchu, Taiwan, pp. 772-775
    [21] V. H. Bui, Seunghyun Beak, Seunghwan Choi, Jongkook Seon and T. T. Jeong, "Thermometer-to-binary encoder with bubble error correction (BEC) circuit for Flash Analog-to-Digital Converter (FADC)," Communications and Electronics (ICCE), 2010 Third International Conference on, Nha Trang, 2010, pp. 102-106.
    [22] C. Lin and M. Syrzycki, "Single-Stage Vernier Time-to-Digital Converter with Sub-Gate Delay Time Resolution,"Circuits and Systems, Vol. 2 No. 4, 2011, pp. 365-371.
    [23] M. Moazedi, A. Abrishamifar and A. M. Sodagar, "A highly-linear modified pseudo-differential current starved delay element with wide tuning range," 2011 19th Iranian Conference on Electrical Engineering, Tehran, Iran, 2011, pp. 1-4.
    [24] Gang Luo and Xianjun Zeng, "An improved voltage-controlled delay line for delay locked loops," Computer Research and Development (ICCRD), 2011 3rd International Conference on, Shanghai, 2011, pp. 237-240.
    [25] B. Razavi, Design of Analog CMOS Integrated Circuit. Boston, MA: McGraw-Hill, 2001.

    無法下載圖示 全文公開日期 本全文未授權公開 (校內網路)
    全文公開日期 本全文未授權公開 (校外網路)
    全文公開日期 本全文未授權公開 (國家圖書館:臺灣博碩士論文系統)
    QR CODE