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研究生： 簡義純
Jian, Yi-Chuen
論文名稱： 利用新穎矽/鍺超晶格通道結構以改善電荷陷阱式快閃記憶體操作特性
Enhancements on operation characteristics of charge-trapping type flash memory devices by using novel Si/Ge super-lattice channel
指導教授： 張廖貴術
Chang-Liao, Kuei-Shu
口試委員: 蔡銘進
趙天生
張廖貴術
學位類別： 碩士
Master
系所名稱： 原子科學院 - 工程與系統科學系
Department of Engineering and System Science
論文出版年： 2011
畢業學年度： 99
語文別： 中文
論文頁數： 126
中文關鍵詞： 矽化鍺 、矽/鍺超晶格 、快閃記憶體 、高介電值材料
外文關鍵詞： SiGe, Si/Ge Superlattice, flash memory, high k
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    • 由於浮動式閘極快閃記憶體無法滿足元件微縮發展的趨勢，因此利用電荷陷阱式快閃記憶體式取代浮動式閘極結構元件是未來發展的趨勢。然而傳統SONOS元件以氮化矽做為電荷儲存層的結構，在發展到次微米以下時就無法再以降低穿隧氧化層厚度的方式來提升元件操作效率，因此便引進了高介電值材料來取代傳統ONO結構以提升元件操作特性。而在通道介面處磊晶一層矽化鍺或多層Si/Ge超晶格，藉由能帶工程讓通道上會有更多的電子電洞對可以被產生，希望藉此異質材料的應用可以達到較快的操作速度。
    本實驗用電晶體結構，比較不同的矽化鍺通道，藉由改變矽化鍺通道中的鍺含量及通道厚度，進而改變通道的能帶結構，探討對於TAHOS元件的效率影響。以電容結構，為了達到高濃度的目的，我們首先引用了多層Si/Ge超晶格通道於快閃記憶體上。並發現多層Si/Ge超晶格通道擁有好的結晶結構和極低的表面粗糙度。比較矽化鍺和多層Si/Ge超晶格通道元件的操作特性，或是控制多層Si/Ge超晶格通道在總厚度相同的條件下，藉由改變每一層純鍺的厚度，進而改變通道的能帶結構，來探討對於TAHOS元件的操作特性影響。最後再以電晶體結構，比較矽化鍺和多層Si/Ge超晶格通道，來探討超晶格結構對於電晶體元件的操作特性影響。
    而經由實驗結果發現，使用矽化鍺通道，可以提升快閃記憶體的操作速度，而且可靠度不受影響。使用鍺含量較高的矽化鍺通道或是較厚的矽化鍺通道厚度，元件的操作速度會更快。對於使用多層Si/Ge超晶格通道之元件而言，皆具有比矽化鍺通道元件更快的操作速度，並同時能些許提升快閃記憶體之可靠度特性。

    摘要 I 致謝 II 目錄 III 表目錄 VIII 圖目錄 IX 第一章序論 1 1.1 前言 1 1.2 快閃記憶體面臨問題 1 1.3 電荷陷阱式快閃記憶體的結構及其優缺點 2 1.4 研究目的 4 1.5 各章摘要 6 第二章快閃記憶體元件操作方法 12 2.1 寫入與抹除方法 12 2.1.1 CHEI通道熱電子注入寫入 12 2.1.2 CHISEL初始通道載子引發二次電子注入寫入 13 2.1.3 BBHE帶對帶穿隧引發熱電子寫入 13 2.1.4 FN穿隧寫入 14 2.1.5 FN穿隧抹除 15 2.2 耐久力 15 2.3 干擾 16 2.4 電荷保持力 17 第三章 實驗規劃及元件製程 29 3.1 實驗規劃 29 3.2電容元件製程 30 3.2.1 電容元件製程一 30 3.2.1.1 前段製程 30 3.2.1.2 矽化鍺通道磊晶製程 31 3.2.1.3多層Si/Ge超晶格通道磊晶製程 31 3.2.1.4 成長穿隧氧化層 32 3.2.1.5 沉積電荷儲存層以及阻擋層 32 3.2.1.6 後段製程 32 3.2.2 電容元件製程二 33 3.2.2.1 前段製程 33 3.2.2.2 多層Si/Ge超晶格通道磊晶製程、成長穿隧氧化層、沉積電荷儲存層以及阻擋層 34 3.2.2.3 後段製程 34 3.3 電晶體元件製程 34 3.3.1前段製程、矽化鍺通道磊晶製製程、多層Si/Ge超晶格通道磊晶製程、成長穿隧氧化層、沉積電荷儲存層以及阻擋層 34 3.3.2 金屬閘極,源極,汲極,基極形成 35 3.3.3 接出金屬導線 35 第四章 矽化鍺通道對電荷陷阱式快閃記憶體電晶體元件影響 46 4.1 研究背景與目的 46 4.2 實驗規劃及製程 47 4.3 實驗結果與討論 48 4.3.1在FN寫入及FN抹除操作下 49 4.3.1.1不同鍺含量的矽化鍺通道元件的FN寫入及FN抹除速度比較 49 4.3.1.2不同的矽化鍺通道厚度元件的FN寫入及FN抹除速度比較 50 4.3.1.3不同的矽化鍺通道元件的電荷保持力比較 51 4.3.1.4鍺含量30%的矽化鍺通道元件的耐久力 51 4.3.2在BBHE寫入與FN抹除的操作下 51 4.3.2.1不同鍺含量的矽化鍺通道元件的BBHE寫入及FN抹除速度比較 51 4.3.2.2不同的矽化鍺通道厚度元件的BBHE寫入及FN抹除速度比較 52 4.3.2.3不同的矽化鍺通道元件的電荷保持力比較 53 4.4 結論 53 第五章 多層Si/Ge超晶格通道對電荷陷阱式快閃記憶體電容元件特性影響 68 5.1 研究背景與目的 68 5.2 實驗規劃及製程 69 5.2.1不同通道結構之實驗製程 69 5.2.2不同堆疊結構的超晶格通道與最上層純鍺厚度之實驗製程 70 5.2.3量測及物性分析 71 5.3 實驗結果與討論 71 5.3.1不同通道結構 71 5.3.1.1不同通道結構的物性 72 5.3.1.2不同通道結構的寫入及抹除速度比較 72 5.3.1.3不同通道結構的電荷保持力比較 73 5.3.1.4『10/5 (15A Ge top layer)』的耐久力 74 5.3.2不同堆疊結構與最上層純鍺厚度 74 5.3.2.1不同堆疊結構與最上層純鍺厚度的物性 75 5.3.2.2不同堆疊結構與最上層純鍺厚度的寫入速度比較 75 5.3.2.3不同堆疊結構與最上層純鍺厚度的抹除速度比較 76 5.3.2.4不同堆疊結構與最上層純鍺厚度的電荷保持力比較 77 5.4 結論 78 第六章多層Si/Ge超晶格通道對電荷陷阱式快閃記憶體電晶體元件影響 95 6.1 研究背景與目的 95 6.2 實驗規劃及製程 96 6.3 實驗結果與討論 97 6.3.1在FN寫入及FN抹除操作下 98 6.3.1.1.1不同的矽化鍺通道厚度元件的FN寫入及FN抹除速度比較 98 6.3.1.1.2不同的矽化鍺通道厚度元件的電荷保持力比較 99 6.3.1.2.1多層Si/Ge超晶格通道元件的FN寫入及FN抹除速度比較 99 6.3.1.2.2多層Si/Ge超晶格通道元件的電荷保持力比較 100 6.3.1.2.3多層Si/Ge超晶格通道元件的耐久力 100 6.3.2在BBHE寫入與FN抹除的操作下 101 6.3.2.1.1不同的矽化鍺通道厚度元件的BBHE寫入及FN抹除速度比較 101 6.3.2.1.2不同的矽化鍺通道厚度元件的電荷保持力比較 102 6.3.2.2.1多層Si/Ge超晶格通道元件的BBHE寫入及FN抹除速度比較 102 6.3.2.2.2多層Si/Ge超晶格通道元件的電荷保持力比較 103 6.3.2.2.3多層Si/Ge超晶格通道元件的耐久力 103 6.4 結論 104 第七章 結論與建議 120 7.1 結論 120 7.2 未來研究方向 121 參考資料 122

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