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研究生: 陳俊曄
Chun-Yeh Chen
論文名稱: 以FPGA實作40Gbps超高速先進先出佇列-轉儲與封包切割重組程序
An FPGA Implementation of a 40Gbps Ultra High Speed FIFO Queue - Dump Process, Segmentation and Reassembly
指導教授: 李端興
Duan-Shin Lee
口試委員:
學位類別: 碩士
Master
系所名稱: 電機資訊學院 - 資訊工程學系
Computer Science
論文出版年: 2008
畢業學年度: 96
語文別: 中文
論文頁數: 45
中文關鍵詞: 40Gbps先進先出佇列
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  • 現行OC-192(10-Gbps)規格已屬成熟網路傳輸技術,並被廣泛使用於網路設備,而隨著頻寬需求量的增加,末端使用者對高速記憶體的需求更形重要。光學網路會(OIF, Optical Internetworking Forum)已經完成制定OC-768(40-Gbps)的規格[1],是現在唯一的40-Gbps的標準規格。儘管OIF早在2002年就已發布OC-768的標準,但是在SONET網路介面中,其中的重要元件Physical Laser Modulator卻一直延宕到2007年七月分,才由Intel成功開發出來,40-Gbps的網路傳輸至此才終於得以實現。也因此IEEE乃開始著手於將40-Gbps與100-Gbps應用在乙太網路(Ethernet)上的準備,預計於2008的三月分開始,在2009年發布初稿,最後於2010年完成。

    由此可知目前世界發展趨勢將需要更快速的儲存設備,因此我們針對此一需求而計畫設計出「超高速佇列」,可使用高達40-Gbps先進先出(FIFO)的方式儲存資料,並且擁有2Gbits的儲存容量。此一先進先出佇列,可用來模擬OC-768 40-Gbps SONET介面的雛形系統,然後在OC-768的連結層(Link Layer)中,我們再連接16組平行的SERDES(Serializer/ Deserializer)來傳輸資料至實體層(PHY Device),以比對所傳資料是否正確無誤。

    由於高速的儲存器(SRAM)通常造價昂貴且容量較小,而相對慢速的儲存器(DRAM)則便宜且容量較大,因此我們想結合兩種不同特性的儲存器,實作出比單一高速儲存器更快的儲存器,而其容量則達到原本的數十倍大。此外,資料還會依照到達時間先後順序排隊,達到先進先出的效果。在應用面,此一元件可被利用於如網路交換機等各種需要超高速儲存器的設備裡面。


    目錄 摘要                  I 目錄                                 II 圖片索引                               III 第一章  簡介                             1 第一節 研究動機                                1 第二節 設計概念                                3 第三節 各章節內容概述                             5 第二章  系統架構                           6 第一節 資料封包規格說明                            6 第二節 系統架構說明                              9 第三章  Head模組介紹                        14 第一節 Boundary Detector模組                         14 第二節 Data Switch Decision Controller模組                   16 第三節 Dump模組                              18 第四節 Buffer Manager模組                          20 第五節 Head模組模擬測試結果                        21 第四章  Flow Splitter模組介紹                     25 第一節 Integrity Checker模組                         26 第二節 Rate Limiter模組                           35 第三節 SERDES模組                             35 第四節 Flow Splitter模組模擬測試結果                     38 第五章  系統測試結果                        40 第一節 測試規劃                               40 第二節 測試結果                               41 第六章  結論                            44 Reference                              45

    References

    [1] http://www.oiforum.com/public/documents/OIF-SPI5-01.1.pdf,System Packet Interface Level 5 (SPI-5): OC-768 System Interface for Physical and Link Layer Devices. 2002.
    [2] http://www.oiforum.com/public/documents/OIF-SFI5-01.0.pdf,Serdes Framer Interface Level 5 (SFI-5): Implementation Agreement for 40Gb/s Interface for Physical Layer Devices. 2002.
    [3] http://www.oiforum.com/public/documents/OIF-SxI5-01.0.pdf,System Interface Level 5 (SxI-5): Common Electrical Characteristics for 2.488 – 3.125Gbps Parallel Interfaces. 2002.
    [4] http://213.133.66.84/aspendocs/ESTA/tonygore_17-05-04_09-39-33.pdf,Ethernet Switching at 10 Gigabit and Above. 2004.
    [5] Stamatios V. Kartalopoulos, Understanding SONET / SDH and ATM. IEEE Press, Chapter 7, pp.45-59.
    [6]http://www.ciscopress.com/content/images/1587050706/samplechapter/1587050706content.pdf,Packet over Sonet
    [7]Cheng-Shang Chang and Duan-Shin Lee, Principles, Architectures and Mathematical Theories of High Performance Packet Switches.
    [8]Maria George, DDR SDRAM DIMM Interface for Virtex-II Device. XAPP608(v1.3) June 7,2004.

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