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研究生： 陳芷喬
Chen, Chih-Chiao
論文名稱： 於鍺基板上以原子層化學氣相沉積鍍製氧化鑭-氧化鋁-氧化鈦多疊層閘極介電層之研究
The Study of La2O3-Al2O3-TiO2 Multilayer Gate Dielectrics on Germanium Substrate prepared by Atomic Layer Deposition
指導教授： 林樹均
Lin, Su-Jien
口試委員: 甘炯耀
張哲豪
學位類別： 碩士
Master
系所名稱： 工學院 - 材料科學工程學系
Materials Science and Engineering
論文出版年： 2011
畢業學年度： 99
語文別： 中文
論文頁數： 104
中文關鍵詞： 鍺 、原子層化學氣相沉積
外文關鍵詞： Ge, high-k, ALD, dielectric
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    • 高速通道材料Ge由於其原生氧化物的不穩定，使得Ge/high-κ之界面性質無法與Si相比擬，因此本實驗鍍製了多種組合之薄膜疊層，試圖找出最適合的介電層材料，進行電性及材料物性之分析。實驗利用原子層化學氣相沉積法（Atomic layer chemical deposition, ALCVD）沉積四種不同的high-κ疊層：Ge/Al2O3/TiO2、Ge/La2O3/Al2O3/TiO2、Ge/Al2O3/La2O3/TiO2、Ge/La2O3/TiO2於n- type Ge基板與p- type Ge基板上，並利用射頻濺鍍鍍製Pt上、下電極後，進行Post metal annealing（PMA）之forming gas熱處理，製備成MOS電容；再藉由材料分析IPXRD、XPS、AES，探討此四種不同薄膜結構之材料差異對電性所造成的影響。實驗結果顯示，Ge/La2O3/Al2O3/TiO2堆疊之薄膜，由於有LaGeOx鍵結的生成，能抑制具揮發性的GeO產生，Dit可降至8.17 × 1011 cm-2，相較於其他種類之薄膜，電性表現最佳。

    摘要 ............................................................................................................. I 致謝 ............................................................................................................ II 目錄 .......................................................................................................... IV 圖目錄 .................................................................................................... VIII 表目錄 .................................................................................................... XIII 第一章 緒論............................................................................................... 1 1.1 研究背景 ....................................................................................... 1 1.2 研究動機 ....................................................................................... 3 1.3 研究目標 ....................................................................................... 4 第二章 文獻回顧 ...................................................................................... 5 2.1 高效能基板－Ge .......................................................................... 5 2.1.1 Ge氧化物的特性 ................................................................ 6 2.1.2 界面鈍化（Interface passivation） ................................... 9 2.2 介電層 ......................................................................................... 15 2.2.1 High-κ材料 ...................................................................... 15 2.2.2 介電常數 ........................................................................... 18 2.2.3 介電損失 ........................................................................... 21 V 2.2.4 介電強度 ........................................................................... 24 2.3 High-κ薄膜製備方法 ................................................................ 27 2.3.1 物理氣相沉積法 ............................................................... 27 2.3.2 化學氣相沉積法 ............................................................... 28 2.3.3 液相化學沉積法 ............................................................... 31 2.4 原子層化學氣相沉積法（ALCVD） ....................................... 32 2.4.1 ALCVD .............................................................................. 32 2.4.2 ALCVD技術優缺點 ......................................................... 39 2.5 電漿系統 ..................................................................................... 41 2.5.1 電漿原理 ........................................................................... 41 2.5.2 ALD中的電漿系統 .......................................................... 42 第三章 實驗步驟 .................................................................................... 44 3.1 基板準備 ..................................................................................... 44 3.2 High-κ薄膜沉積 ........................................................................ 45 3.3 鍍製電極 ..................................................................................... 51 3.3.1 上電極鍍製 ....................................................................... 51 3.3.2 下電極鍍製前清洗 ........................................................... 51 3.3.3 下電極鍍製 ....................................................................... 52 3.4 Post metal annealing（PMA熱處理） ...................................... 53 3.5電性量測與材料分析.................................................................. 53 VI 3.5.1 Auger Electron Spectroscopy（AES） ............................. 53 3.5.2 In-Plane X-ray Diffraction（IPXRD） ............................ 54 3.5.3 X-ray photoelectron spectroscopy（XPS） ..................... 54 3.5.4 Atomic force microscopy（AFM） ................................. 54 3.5.5 電性量測 .......................................................................... 55 第四章 結果與討論 ................................................................................ 56 4.1 ATO、LATO、ALTO、LTO疊層 ............................................. 56 4.1.1 XRD分析 .......................................................................... 56 4.1.2 AFM表面形貌分析 ..................................................... 58 4.2 ATO與LATO疊層之比較 ......................................................... 60 4.2.1 C-V特性曲線分析 ............................................................ 60 4.2.2 AES薄膜縱深成分分析 ................................................... 64 4.2.3 XPS分析結果 ................................................................... 66 4.2.4 n- Ge基板與p- Ge基板之比較 ...................................... 70 4.2.4 Dit之比較 ........................................................................... 76 4.3 LATO疊層與ALTO、LTO疊層之比較 ................................... 78 4.3.1 LATO與ALTO疊層 ........................................................ 78 4.3.2 LATO與LTO疊層之比較 ............................................... 83 4.4 ATO、LATO、ALTO、LTO疊層之綜合比較 ......................... 91 VII 4.4.1 Vfb之比較 .......................................................................... 91 4.4.2對EOT的影響 .................................................................. 94 4.4.3 Dit之比較 ........................................................................... 95 4.4.3 漏電流特性 ....................................................................... 97 第五章 結論........................................................................................... 100 Reference ................................................................................................ 101 VIII 圖目錄 圖1-1 摩爾定律（Moore’s Law）趨勢圖 .............................................. 1 圖1-2 MOSFET技術的發展 .................................................................... 2 圖2-1 在不同溫度下的GeO/GeO2比例3............................................... 8 圖2-2 (a)(100)Ge/GeO2的立體結構模型 (b)(c)(d)Al、La、Hf原子出現在GeOx中的立體結構模型14 .................................................... 10 圖2-3 各種鍵結的缺陷能態14 .............................................................. 12 圖2-4 磊晶矽於Ge基板的HRTEM圖18 ............................................ 13 圖2-5 部分閘極氧化物的κ vs. bandgap23 ............................................ 16 圖2-6 材料四種極化機構之示意圖：(a)電子極化(b)離子極化(c)固有電矩的轉向極化(d)空間電荷極化25 .............................................. 18 圖2-7 介電質中不同極化機構與頻率之關係25 .................................. 21 圖2-8 (a)實際電容之等效電路圖 (b)其電壓電流的相位關係圖25 .... 22 圖2-9 三種介電損失途徑對頻率變化之關係圖26 .............................. 24 圖2-10 CVD系統：上層為冷壁式，下層為熱壁式26 ........................ 29 圖2-11 APCVD反應設備圖（左圖）及LPCVD反應設備圖（右圖）25 ........................................................................................................ 29 圖2-12 PECVD反應設備圖(左圖)及ECRCVD反應設備圖(右圖)25 30 圖2-13 CVD五種主要反應機制 ............................................................ 30 IX 圖2-14 表面達飽和狀態28 .................................................................... 33 圖2-15 理想鍍膜cycle 數與膜厚成比例28 ......................................... 33 圖2-16 ALCVD(a)the growth curve (b)the GPC (c)the change in the GPC(Growth per cycle)29 .................................................................. 34 圖2-17 水平式和垂直式ALCVD28 ....................................................... 35 圖2-18 ALCVD反應機制 ...................................................................... 38 圖2-19三種ALD中的電漿系統(a)direct plasma ALD；(b)remote plasma ALD；(c)radical enhanced ALD ......................................... 43 圖3-1 本實驗所鍍製出的薄膜結構 ...................................................... 46 圖3-2 Remote plasma ALD機台 ............................................................ 47 圖3-3 一cycle氣體通入流程圖 ............................................................ 47 圖3-4 使用hard mask 所鍍製出的上電極形狀 .................................. 51 圖4-1不同疊層在p- Ge 基板上之IPXRD .......................................... 57 圖4-2不同疊層在n- Ge 基板上之IPXRD .......................................... 57 圖4-3 (a) ATO (b) LATO (c) ALTO (d) LTO 於p- Ge基板上之AFM掃描圖 ................................................................................................... 58 圖4-4 (a) ATO (b) LATO (c) ALTO (d) LTO 於n- Ge基板上之AFM掃描圖 ................................................................................................... 59 圖4-5 ATO薄膜在 p- Ge 基板上之不同頻率的C/Cox-V曲線圖 ...... 61 X 圖4-6 LATO薄膜在 p- Ge 基板上之不同頻率的C/Cox-V曲線圖 ... 61 圖4-7 p- Ge 基板的能帶示意圖 ............................................................ 63 圖4-8 ATO薄膜在 p- Ge 基板上之AES縱深成分分析.................... 65 圖4-9 LATO薄膜在 p- Ge 基板上之AES縱深成分分析 ................. 65 圖4-10 ATO薄膜在 p- Ge 基板上之Ge 3d XPS分析 ....................... 67 圖4-11 LATO薄膜在 p- Ge 基板上之Ge 3d XPS分析 ..................... 67 圖4-12 ATO與LATO於p- Ge基板上之Al 2p XPS比較圖 .............. 69 圖4-13 ATO薄膜在 n- Ge 基板上之AES縱深成分分析.................. 71 圖4-14 LATO薄膜在 n- Ge 基板上之AES縱深成分分析 ............... 71 圖4-15 ATO薄膜在 n- Ge 基板上之Ge 3d XPS分析 ....................... 72 圖4-16 LATO薄膜在 n- Ge 基板上之Ge 3d XPS分析 ..................... 72 圖4-17 ATO薄膜在 n- Ge 基板上之不同頻率的C/Cox-V曲線圖 .... 73 圖4-18 LATO薄膜在 n- Ge 基板上之不同頻率的C/Cox-V曲線圖 . 74 圖4-19 ALTO之p- MOS結構與n- MOS結構的C/Cox-V比較圖 .... 75 圖4-20 ATO疊層，Dit在能隙中的分布圖 ........................................... 77 圖4-21 LATO疊層，Dit在能隙中的分布圖 ......................................... 77 圖4-22 ALTO薄膜在 p- Ge 基板上之不同頻率的C/Cox-V曲線圖 . 79 圖4-23 ALTO薄膜在 n- Ge 基板上之不同頻率的C/Cox-V曲線圖 . 79 圖4-24 ALTO薄膜在 p- Ge 基板上之AES縱深成分分析 ............... 80 XI 圖4-25 ALTO薄膜在 n- Ge 基板上之AES縱深成分分析 ............... 80 圖4-26 ALTO薄膜在 p- Ge 基板上之Ge 3d XPS分析..................... 81 圖4-27 ALTO薄膜在 n- Ge 基板上之Ge 3d XPS分析..................... 81 圖4-28 LTO疊層，Dit在能隙中的分布圖 ............................................ 82 圖4-29 LTO薄膜在p- Ge基板上之不同頻率的C/Cox-V曲線圖 ...... 83 圖4-30 LTO薄膜在n- Ge基板上之不同頻率的C/Cox-V曲線圖 ...... 84 圖4-31 LTO薄膜在 p- Ge 基板上之AES縱深成分分析 .................. 85 圖4-32 LTO薄膜在 n- Ge 基板上之AES縱深成分分析 .................. 85 圖4-33 LTO薄膜在 p- Ge 基板上之Ge 3d XPS分析 ....................... 88 圖4-34 LTO薄膜在 n- Ge 基板上之Ge 3d XPS分析 ....................... 88 圖4-35 LTO、LATO薄膜在 p- Ge 基板上之Ti 2p XPS分析 .......... 89 圖4-36 LTO、LATO薄膜在 p- Ge 基板上之La 3d XPS分析 .......... 89 圖4-37 LTO疊層，Dit在能隙中的分布圖 ............................................ 90 圖4-38 p- Ge 基板上之C-V特性曲線CVC擬合 ............................... 92 圖4-39 不同疊層在p- Ge 基板上之Vfb .............................................. 92 圖4-40 n- Ge 基板上之C-V特性曲線CVC擬合 ............................... 93 圖4-41 不同疊層在n- Ge 基板上之Vfb .............................................. 93 圖4-42 不同疊層在p- Ge 基板上之EOT ........................................... 94 圖4-43 不同疊層在n- Ge 基板上之EOT ........................................... 95 XII 圖4-44 不同疊層在p- Ge 基板上之Dit ............................................... 96 圖4-45 不同疊層在n- Ge 基板上之Dit ............................................... 96 圖4-46 不同疊層在p- Ge 基板上之Jg-V圖 ....................................... 98 圖4-47 不同疊層在n- Ge 基板上之Jg-V圖 ....................................... 98 圖4-48 不同疊層在p- Ge 基板上之Jg-E圖 ....................................... 99 圖4-49 不同疊層在n- Ge 基板上之Jg-E圖 ....................................... 99 XIII 表目錄 表2-1 具有高載子遷移率的半導體性質10 ............................................ 6 表2-2 Ge氧化物的基本性質11 ................................................................ 7 表2-3 各種鍵結的鍵長14 ...................................................................... 11 表2-4 替代的high-κ材料性質24 ........................................................ 17 表2-5 蒸鍍、分子束磊晶、濺鍍比較表27 .......................................... 28 表3-1 鍍膜前清洗流程 .......................................................................... 45 表3-2 La2O3薄膜之ALD鍍製參數 ...................................................... 48 表3-3 Al2O3薄膜之ALD鍍製參數 ....................................................... 49 表3-4 TiO2薄膜之ALD鍍製參數......................................................... 50 表3-5 下電極鍍製前清洗流程 .............................................................. 52

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