金氧半元件中堆疊式高介電層與界面層之製程研究

簡易檢索 / 詳目顯示

回結果列表

研究生：	吳東益 Wu, Dong-Yi
論文名稱：	金氧半元件中堆疊式高介電層與界面層之製程研究 Process Study of High-k Gate Stack Dielectrics and Interfacial layer for MOS Devices
指導教授：	張廖貴術 Chang-Liao, Kuei-Shu
口試委員:
學位類別：	碩士 Master
系所名稱：	原子科學院 - 工程與系統科學系 Department of Engineering and System Science
論文出版年：	2009
畢業學年度：	97
語文別：	中文
論文頁數：	104
中文關鍵詞：	界面層、高介電層
外文關鍵詞：	Interfacial layer, High-k Dielectrics
相關次數：	點閱：2 下載：0
分享至:	分享至facebook 分享至twitter

查詢本校圖書館目錄查詢臺灣博碩士論文知識加值系統勘誤回報

VLSI 製程技術近年來一直以元件微縮為目標，在 CMOS 等效氧化層厚度上甚至被要求縮小到 1.0nm 以下。然而，由於二氧化矽氧化層微縮到 1.5nm 以下會導致嚴重的漏電流問題，目前已由相同電容下擁有高物理厚度的高介電常數材料成功解決了，但高介電材料與矽基板為非理想接面、界面氧化層的延生致使 EOT 向下微縮不易與載子遷移率下降都是使用高介電材料介電層所帶來的一些新挑戰。
　　首先針對 high-k dielectric/Si 界面問題作研究，應用不同的化學氧化製程對矽表面進行界面工程處理，搭配不同鉿金屬層堆疊應用，做進一步的界面工程。由實驗結果發現，在相同製程溫度下分別以H2O2、　SC-2成長的化學氧化層之MOS元件，發現使用H2O2元件有較小漏電流密度與較低的等效氧化層厚度，H2O2相較於SC-2更適合做為成長化學氧化層的溶液，H2O2（75℃）與H2O2（100℃）元件均擁有較高的元件均勻度與較佳的件可靠度，但H2O2 （75℃）界面氧化層較好，EOT的微縮能力比H2O2（100℃）更佳，綜觀顯示使用H2O2（75℃）化學氧化層較適合用來當作high-k dielectric/Si 的interfacial layer。接著在high-k dielectric/ interfacial layer 間，堆疊適當cycle 的Hf metal layer(HL)，會有最好的EOT微縮能力、最低的漏電流與較佳的可靠度。綜觀之，適當的Hf metal layer(HL)搭配化學氧化層作為界面處理，不論在基本電性與可靠度的比較分析上皆能兼顧各種優勢，而且製程步驟方便，對於元件微縮與電性改善是十分不錯的界面處理技術。
第二部份以堆疊式介電層結構結構研究，HfAlO/HfO2/chemical oxide/Si堆疊式結構中在不同 PDA 溫度下元件的特性表現，在經過700℃的退火處理，介電層中的斷鍵與缺陷被修補，加上部份的結晶化使得介電層ｋ值上升，EOT些微的微縮，介電質結構也更為緻密，發現PDA 溫度在700℃時對元件的漏電流、stress CV和 SILC 等特性都有所改善。若選擇介電層HfSiO則Hf 與 Si 成份比為 2/1較能兼顧電性跟可靠度。搭配堆疊式結構則以HfSiO/ HfO2/chemical oxide/Si的結構在電性與可靠度上略好一點。
　　第三部份：La2O3堆疊式介電層結構對平帶電壓調控的研究，使用TaN/ Dielectric stack/chemical oxide/Si的結構，成長化學氧化層做為緩衝層，實驗結果發現，堆疊式高介電層La2O3/HfO2結構中，結構LH-20-10與 LH-20-20發現平帶電壓均有較大的偏移量。在堆疊式高介電層La2O3/HfAlO結構中，結構LHA-20-20 LHA-20-30發現平帶電壓均有較大的偏移量。比較兩種堆疊式結構，La的參雜皆可以有效的調低平帶電壓，若堆疊式介電層，下層介電層為HfAlO，由於Al會降低參雜La在矽界面產生的效應，因此會使平帶電壓平移量較小。HfAlO的K值也較HfO2低，對於EOT的微縮會也些微的犧牲，但HfAlO與La2O3可能形成LaxAlyO，LaxAlyO的鍵結較好且較為穩定，因此介電層在微縮時，較能落在EOT及漏電流密度趨勢線上。
　　第四部份:針對矽鍺通道應用於不同溫度效應之探討，此部分使用矽鍺超高真空化學分子磊晶系統在矽基板上磊晶形成矽鍺/矽(GS)與矽/矽鍺/矽(SGS)兩種的異質接面，對表面使用相同化學氧化層處理，並堆疊HfAlO高介電常數介電層，使用TaN作為金屬閘極，施予部不同的退火溫度，形成金氧半電容元件。由實驗結果發現，在SiGe/Si結構中，就退火溫度500℃與800℃來討論，發現800℃退火溫度在界面衍生了過厚的界面層，衍生界面層不但品質差且ｋ值低，介電層與SiGe薄膜間的較差衍生界面層，使電特性變差。因此，在SiGe薄膜與介電層的界面的需要更進一步的界面處理，隨著退火溫度提高，電特性與可靠度將會變差的趨勢，SiGe薄膜沉積Si（矽蓋），是提高界面特性的不錯方法。在 Si/SiGe/Si結構中，可以得到與矽基板較為相似的特性，而且皆有較佳的電特性表現。相較之，Si/SiGe/Si異質結構相較於SiGe/Si結構更適用於高溫的製程，Si/SiGe/Si異質結構與介電層也有較好的界面特性，在電特性與可靠度上都較為有優勢。

目錄


摘要...................................................................................................................................... i 致謝......................................................................................................................................iii 目錄.......................................................................................................................................iv 表目錄..................................................................................................................................viii 圖目錄....................................................................................................................................ix 第一章 序論 ........................................................................................................................... 1
1.1 前言............................................................................................................................1

1.2 高介電係數材料的選擇 ............................................................................................1

1.3 高介電係數材料所面臨的問題 ................................................................................2

1.4 高介電係數材料議題探討 ........................................................................................3

1.4.1 表面氧化層(Interface oxide)工程.................................................................3

1.4.2 原子層介電層沉積研究................................................................................4

1.4.3 載子遷移率衰減............................................................................................4

1.5 論文架構...................................................................................................................5

第二章 元件製程與量測 ..................................................................................................... 11

2.1 不同化學氧化層堆疊 ALD高介電層之元件製作流程........................................11

2.1.1 晶片刻號和晶背毆姆式接觸.......................................................................12

2.1.2 化學氧化層成長和 HfAlO 閘介電層沉積 .................................................12

2.1.3 金屬電極沉積及退火處理...........................................................................12

2.2 堆疊式高介電層搭配最佳化化學氧化層之元件製作流程 ..................................13

2.2.1 晶片刻號和晶背毆姆式接觸.......................................................................13

2.2.2 化學氧化層與閘堆疊式介電層沉積 ...........................................................13

2.2.3 金屬電極沉積及退火處理...........................................................................14

2.3不同比例La參雜高介電層之元件製作流程........................................................14

2.3.1 晶片刻號和晶背毆姆式接觸.......................................................................14

2.3.2化學氧化層與下閘介電層沉積...................................................................15

2.3.3 La2O3上閘介電層沉積................................................................................15

2.3.4 金屬電極沉積及退火處理...........................................................................15

2.4矽鍺載子通道PMA溫度處理之金氧半元件製作流程........................................16

2.4.1 晶片刻號和晶背毆姆式接觸.......................................................................16

2.3.2 矽鍺（SiGe）通道磊晶與本質矽蓋(Si-cap)的嵌入 ..................................16

2.3.3 化學氧化層成長和 HfAlO閘介電層沉積 ...................................................17

2.3.4 金屬電極沉積及退火處理...........................................................................17

2.5 金氧半電容電性量測..............................................................................................17

2.6 物性分析..................................................................................................................19
第三章 不同化學氧化層作為高介電層與矽基板的界面緩衝層之金氧半元件電性研究 .............................................................................................................................. 23
3.1 研究動機..................................................................................................................23

3.2 製程與量測..............................................................................................................25

3.2.1以不同溫度成長之化學氧化層作為界面緩衝層………………................25

3.2.2 不同週期成長的鉿金屬層搭配理想化學氧化層條件………...………...26

3.2.3 量測參數......................................................................................................26

3.3 實驗結果與討論......................................................................................................27

3.3.1 化學氧化層在不同成長溫度下對元件初始電性與可靠度
之影響 ………………………………………………………………….......27

3.3.2 介電層HfO2與化學氧化層（75oC）間堆疊不同週期鉿
金屬層對元件電性的影響…………………………...…….……….....30


3.3.3 介電層HfSiO與化學氧化層（75oC）間堆疊不同週期
鉿金屬層對元件電性與可靠度的影響………………………….…31

3.4 結論........................................................................................................................32

第四章 堆疊式高介電層搭配最佳化化學氧化層與退火溫度之金氧半元件電性研究 .............................................................................................................................. 49
4.1 研究動機..................................................................................................................49

4.2 製程與量測..............................................................................................................50

4.2.1不同 PDA退火溫度製程條件.......................................................................50

4.2.2堆疊式介電層之金氧半元件製程條件.........................................................51

4.2.3 量測參數......................................................................................................51

4.3 實驗結果與討論......................................................................................................52

4.3.1不同 PDA 溫度對HfAlO/HfO2堆疊式閘介電層的影響..........................53

4.3.2不同 Hf 比例對 HfSiO介電層與介電層HfO2與HfSiO
堆疊式變化的電性影響…………………………………………………....54
4.4 結論..........................................................................................................................56

第五章 La2O3搭配不同厚度高介電層堆疊式結構之金氧半元件電性研究 ……........ 68
5.1 研究動機..................................................................................................................68

5.2 製程與量測..............................................................................................................69

5.2.1 La2O3搭配不同厚度高介電層堆疊式結構之金氧半元件製程條件…….69

5.2.2 量測參數......................................................................................................70

5.3 實驗結果與討論......................................................................................................70

5.3.1堆疊式高介電層La2O3/HfO2，不同HfO2厚度對元件電特
性與平帶電壓偏移量影響..............................................................................70

5.3.2堆疊式高介電層La2O3/HfAlO，不同HfAlO厚度對元件電特性與
平帶電壓偏移量影響......................................................................................71

5.4 結論..........................................................................................................................72

第六章 高介電層與化學氧化層堆疊應用於矽鍺通道之金氧半元件電性研究……..... 83

6.1 研究動機..................................................................................................................83

6.2 製程與量測..............................................................................................................84

6.2.1 高介電層與化學氧化層堆疊於矽鍺通道之金氧半元件製程條件..........84
6.2.2 量測參數......................................................................................................85

6.3 實驗結果與討論......................................................................................................86

   6.3.1不同PMA溫度效應對 TaN/HfAlO/chemical oxide/ SiGe/Si
     金氧半元件電性上的影響................................................................................86
  6.3.2不同PMA溫度效應對 TaN/HfAlO/chemical oxide/ Si/
     Si Ge/Si金氧半元件電性上的影響..................................................................86
6.4 結論..........................................................................................................................88

第七章 結論 ......................................................................................................................... 98

 參考文獻 ............................................................................................................................. 102











表目錄


表 3-1 TaN/HfAlO/HfO2 /chemical oxide/Si 電容製程條件表................................................ 35
表 3-2 HfO2 搭配不同  Hf metal layer製程條件表....................................................................35
表 3-3 HfSiO 搭配不同  Hf metal layer製程條件表................................................................. 36
表 3-4 介電層沉積前化學氧化層在不同製程時間下的厚度................................................ 36
表 4-1 HfO2/HfAlO堆疊式介電層施予不同 PDA製程條件表................................................58
表 4-2不同 Hf 比例對 HfSiO電層製程條件表.........................................................................58
表 4-3不同結構  HfO2/HfSiO 堆疊式介電層製程條件表..................................................... 58
表     5-1 以La2O3搭配不同厚度HfO2 做堆疊式高介電層製程條件表.................................. 75
表 5-2以La2O3搭配不同厚度HfAlO做堆疊式高介電層製程條件表...................................75
表 6-1 SiGe/Si 基板結構施予不同                         PMA製程條件表..............................................................91
表 6-2 Si Cap/SiGe/Si 基板結構施予不同                         PMA製程條件表..................................................91





















圖目錄



圖 1-1 半導體材料之能帶寬度料與能帶大小.......................................................................... 6
圖 1-2 不同高介電常數材 EOT 對漏電流圖............................................................................ 6
圖 1-3 高介電材料物理特性比較...............................................................................................6
圖 1-4 Silicon 摻入對介電層結晶溫度的改善.......................................................................... 7
圖 1-5 Aluminate 摻入對介電層結晶溫度的改善.....................................................................7
圖 1-6 Lanthanum 摻入對平帶電壓與功函數之影響............................................................... 7
圖 1-7 矽基板介面特性不佳導致載子遷移率衰減.................................................................. 8
圖 1-8 閘極漏電流對應等效氧化層厚度的關係圖.................................................................. 8
圖 1-9 High/Si 接面金屬矽化物生成......................................................................................... 8
圖 1-10 以化學氧化層當做界面緩衝層以利高介電材料線性成長圖.................................... 9
圖 1-11 金屬鉿處理衍生之高品質界面氧化層......................................................................... 9
圖 1-12 以鍺為載子通道結構示意圖...................................................................................... 10
圖 1-13 矽/鍺/矽(SGS)在不同本質矽厚度的遷移率圖.......................................................... 10
圖 2-1 電壓從<反轉到累積>和從<累積到反轉>互相掃描下，所得平帶電壓差..................21
圖 2-2 XRD示意圖..................................................................................................................... 21
圖 2-3 低掠角 X光繞射儀..........................................................................................................22
圖 3-1 TaN/HfAlO/HfO2/chemical oxide/Si 金氧半電容製作流程圖....................................34
圖 3-2H2O2在(a) 50oC (b) 75oC下成長化學氧化層的 MOS電容 CV曲線圖........................ 37
圖 3-2(c) H2O2在100oC 下成長化學氧化層的 MOS電容 CV曲線圖....................................38
圖 3-2(d) H2O2 在不同溫度下成長化學氧化層的 MOS電容 CV曲線圖............................... 38
圖 3-3不同溫度 H2O2 成長化學氧化層的 MOS電容之漏電流累積圖.................................. 39
圖 3-4以不同溫度 H2O2 成長化學氧化層的 MOS電容之 EOT及漏電流..............................39
圖 3-5以不同溫度 SC-2 成長化學氧化層的 MOS電容之 EOT及漏電流............................. 40
圖 3-6以75℃ H2O2 成長化學氧化層之MOS電容在 E=-14MV/cm不同stress時間下的漏電流增加量................................................................................................................................ 40
圖 3-7 以不同溫度 H2O2成長化學氧化層的 MOS 電容 SILC比較圖....................................41
圖 3-8 以不同溫度H2O2成長化學氧化層的MOS電容在E=-14MV/cm不同stress 時間下的平帶電壓偏移量.................................................................................................................... 41
圖 3-9 HfO2搭配(a) 1 cycle (b) 3 cycle 鉿金屬層的 MOS電容 CV曲線圖............................ 42
圖 3-9 HfO2搭配(c) 5 cycle (d) 10 cycle鉿金屬層的 MOS電容 CV曲線圖............................42
圖 3-10 HfO2搭配不同cycle 的鉿金屬層的 MOS電容之漏電流累積圖.............................. 43
圖 3-11 HfO2搭配不同cycle 鉿金屬層的遲滯量比較圖....................................................... 43
圖 3-12 HfO2搭配 5 cycle鉿金屬層在不同PDA溫度下的                 XRD分析圖 .............................44
圖 3-13(a) HfSiO 無 Hf metal layer 的 MOS電容 CV曲線圖…............................................ 44
圖 3-13(b) HfSiO + 3 cycle Hf metal layer 的 MOS電容 CV曲線圖....................................... 45
圖 3-13(c) HfSiO + 5 cycle Hf metal layer的 MOS電容 CV曲線圖..........................................45
圖 3-14 HfSiO搭配不同cycle鉿金屬的 MOS電容之漏電流累積圖................................... 46
圖 3-15 HfSiO搭配不同cycle 鉿金屬層的 MOS電容之 EOT及漏電流............................... 46
圖 3-16 HfSiO搭配不同cycle 鉿金屬層的遲滯量比較圖......................................................47
圖 3-17 HfSiO搭配3 cycle 鉿金屬層之 MOS 電容在         E=-14MV/cm不同 stress 時間下的漏電流增加量.................................................................................................................................... 47
圖 3-18 HfSiO搭配不同cycle 鉿金屬層的 MOS電容 SILC比較圖...................................... 48
圖 3-19 HfSiO搭配不同cycle 鉿金屬層的 MOS電容在E=-14MV/cm 不同 stress 時間下的平帶電壓偏移量........................................................................................................................48
圖 4-1堆疊式高介電層搭配最佳化化學氧化層與退火溫度之金氧半電容製作流程圖......57
圖 4-2 HfAlO/HfO2堆疊式介電層在不同 PDA 溫度下的 CV 曲線圖................................... 59
圖 4-3 HfAlO/HfO2堆疊式介電層在不同 PDA的漏電流密度累積圖....................................59
圖 4-4 HfAlO/HfO2堆疊式介電層在不同 PDA的 EOT及漏電流密度圖............................... 60
圖 4-5 HfAlO/HfO2堆疊式介電層在不同 PDA下的磁滯量比較圖........................................ 60
圖 4-6 HfAlO/HfO2堆疊式介電層在不同 PDA下的SILC 特性比較圖.................................61
圖 4-7 HfAlO/HfO2堆疊式介電層不同 PDA在施加不同 stress 時間下的平帶電壓偏移量比較圖............................................................................................................................................ 61
圖 4-8(a)不同 Hf比例對 HfSiO(Hf/Si=1/1)介電層的 CV 曲線圖.............................................62
圖 4-8(b)不同 Hf比例對 HfSiO(Hf/Si=2/1)介電層的 CV 曲線圖.............................................62
圖 4-8(c)不同 Hf比例對 HfSiO(Hf/Si=3/1)介電層的 CV 曲線圖............................................ 63
圖 4-9不同Hf比例對HfSiO介電層的漏電流密度累積圖.................................................... 63
圖 4-10不同 Hf比例對 HfSiO介電層的EOT及漏電流密度圖............................................64
圖 4-11不同 Hf比例對 HfSiO介電層的磁滯量比較圖......................................................... 64
圖 4-12不同 Hf比例對 HfSiO介電層的SILC 特性比較圖................................................ 65
圖 4-13不同 Hf比例對 HfSiO介電層在施加不同 stress 時間下的平帶電壓偏移量比較圖.................................................................................................................................................65
圖 4-14 Stack1~ Stack3堆疊式介電層的EOT及漏電流密度圖............................................. 66
圖 4-15 Stack1~ Stack3堆疊式介電層的的磁滯量比較圖....................................................... 66
圖 4-16 Stack1~ Stack3堆疊式介電層的SILC 特性比較圖................................................... 67
圖 4-17 Stack1~ Stack3堆疊式介電層在施加不同 stress 時間下的平帶電壓偏移量比較圖.................................................................................................................................................67
圖 5-1 TaN/Dielectric stack/chemical oxide/Si 金氧半電容製作流程圖................................. 74
圖 5-2(a) La2O3(20Å)╱HfO2(10Å)堆疊式介電層的 CV 曲線圖........................................... 76
圖 5-2(b) La2O3(20Å)╱HfO2(20Å)堆疊式介電層的 CV 曲線圖........................................... 76
圖 5-2(c) La2O3(20Å)╱HfO2(30Å)堆疊式介電層的 CV 曲線圖........................................... 77
圖 5-3 La2O3╱HfO2不同厚度堆疊式結構的漏電流密度累積圖.......................................... 77
圖 5-4 La2O3╱HfO2不同厚度堆疊式結構的 EOT及漏電流密度圖.......................................78
圖 5-5 La2O3╱HfO2不同厚度堆疊式結構的磁滯量比較圖...................................................78
圖 5-6 La2O3╱HfO2不同厚度堆疊式結構的 平帶電壓偏移量比較圖................................... 79
圖 5-7(a) La2O3(20Å)╱HfAlO(10Å)堆疊式介電層的 CV 曲線圖......................................... 79
圖 5-7(b) La2O3(20Å)╱HfAlO(20Å)堆疊式介電層的 CV 曲線圖......................................... 80
圖 5-7(c) La2O3(20Å)╱HfAlO(30Å)堆疊式介電層的 CV 曲線圖......................................... 80
圖 5-8 La2O3╱HfAlO不同厚度堆疊式結構的漏電流密度累積圖....................................... 81
圖 5-9           La2O3╱HfAlO不同厚度堆疊式結構的 EOT及漏電流密度圖.................................. 81
圖 5-10 La2O3╱HfAlO不同厚度堆疊式結構的磁滯量比較圖............................................. 82
圖 5-11       La2O3╱HfAlO不同厚度堆疊式結構的 平帶電壓偏移量比較圖............................. 82
圖 6-1 TaN/HfAlO/chemical oxide/SiGe/Si結構金氧半電容製作流程圖............................... 89
圖 6-2 TaN/HfAlO/chemical oxide/Si/SiGe/Si結構金氧半電容製作流程圖.......................... 90
圖 6-3 SiGe/Si 基板結構施予不同                         PMA溫度下的 CV 曲線圖.............................................. 92
圖 6-4 SiGe/Si 基板結構施予不同                         PMA的漏電流密度累積圖............................................. 92
圖 6-5 SiGe/Si 基板結構施予不同                         PMA的 EOT及漏電流密度圖......................................... 93
圖 6-6 SiGe/Si 基板結構施予不同                         PMA下的磁滯量比較圖................................................. 93
圖 6-7 Si Cap/SiGe/Si 基板結構施予不同                         PMA下溫度下的 CV曲線圖............................... 94
圖 6-8 Si Cap/SiGe/Si基板結構施予不同                         PMA的漏電流密度累積圖................................... 94
圖 6-9 Si Cap/SiGe/Si基板結構施予不同                         PMA的 EOT及漏電流密度圖.............................. 95
圖 6-10 Si Cap/SiGe/Si基板結構施予不同                         PMA下的磁滯量比較圖..................................... 95
圖6-11 SGS基板結構PMA         600℃之 MOS電容在     E=-14MV/cm不同 stress 時間下的漏電流增加量.................................................................................................................................... 96
圖6-12 Si Cap/SiGe/Si基板結構施予不同                         PMA下的SILC特性比較圖.............................. 96
圖6-13 Si Cap/SiGe/Si基板結構不同                         PMA在施加不同 stress 時間下的平帶電壓偏移量比較圖............................................................................................................................................ 97

                                

參考文獻

[1]International Technology Roadmap for Semiconductors, 2001 ,edition

[2]Buchanan, et al., Microelectron. Eng.,vol 36, pp.13-20,1997

[3]H. S. Momose, et al., IEEE Trans. Electron Devices, vol. 43 ,p.1233 , Aug.1996

[4]D. A. Buchanan, IBM, J. Res. Develop., vol.43, pp.245-264, 1999

[5]J. H. Stathis, et al., IEEE Transactions on Device and Materials

Reliability, vol.1, pp.43-59, 2001

[6]J. H. Stathis, et al., IEEE International Electron Devices Meeting, pp.167-171, 1998
[7]A. I. Kingon, J. P.Maria, S. K. Streiffer, Nature 406, p.1032

[8]Tung Ming Pan, et al., Appl. Phys. Lett. vol.78, p.1439

[9]T. H. Hou , et al., Meeting of the Electrochemical Society, Salt

Lake City , Utah, 2002

[10] A. Chin et al., “High Quality La2O3 and Al2O3 Gate Dielectrics with

Equivalent Oxide Thickness 5-10A”, Symp. on VLSI Tech. Dig.,2000

[11] Li, XP Wang, HY Yu, CX Zhu, A Chin, AY Du, - Solid-State and

Integrated Circuit Technology, 2006

[12]G. D. Wilk, R. M. Wallace, et al., J. Appl. Phys. 87, p.484, 2000

[13]G. D. Wilk, et al., J. Appl. Phys. 89, p.5243, 2001

[14]A. Kumar, D. Rajdev, et al., J. Am. Chem. Soc. 55, p.439, 1972

[15]C. Hobbs, et al., IEEE IEDM. 2001, 30.1.1, 2001

[16]S. Saito, et al., IEDM, p.7, 2003

[17]E Gusev,IEDM., MRS Bull, 2001

[18]G.D. Wilk, et al., Symposium On VLSI Technology Digest of Technical, p.88, 2002

[19]F. De Smedt, et al., Journal of the Electrochemical Society,146 , 5, p.1873, 1999
[20]W. Zhu, et al., IEEE Trans. Electron Devices, vol. 51, no. 1, pp.

98–100, Jan. 2004

[21]A. L. P. Rotondaro, et al., IEEE Electron Device Lett., vol. 23, no.

10, pp. 603–605, Oct. 2002

[22]S. M. Sze, et al., Solid State Electron., vol. 11, pp. 599–602,1968

[23]S. J. Whang, et al., IEDM Tech. Dig., pp. 307–310, 2004

[24]C. O. Chui, et al., IEEE Electron Device Lett., vol. 23, no. 8, pp. 473–475, Aug. 2002

[25]Zhu,et al., IEDM, p463.2001

[26]Wen-Jie Qi, et al., Symposium on VLSl Tech. Dig. of Technical Papers, 2000

[27]S. J. Lee, et al., VLSI Symp. Tech. Dig., p.133, 2001

[28]T. Iwamoto, et al., IEDM Tech Dig., p.639, 2003

[29]P. O. Hahn, et al., J. Vac. Sci. Technol. A ,Vol 2, pp. 574-3, 1984

[30]T. Yamanka, et al., IEEE Electron Device Lett. ,Vol 17, pp178-0, 1996

[31]W. K. Chim, et al., J. Appl. Phys. , Vol 93, pp.4788-3, 2003

[32]Heyns, et al., VLSI Technology, Systems, and Applications, International Symposium, p.247, 2003
[33]J.F. Conley, et al., Electrochem. and Sol. State Lett., pp.108-112, 2002

[34] X. P. Wang, Ming-Fu Li et al.,, Senior Member, IEEE 2005.

[35]J. Maserjian, et al., J. Vac. Sci. & Technol.,Vol 20, pp.743-6, 1982

[36]R.Rofan, et al., IEEE Electron Device Lett.; 12: 632-4, 1991

[37]X. P. Wang,C. Ren ,Ming-Fu Li et al.,, Senior Member, IEEE 2005

[38]Changhwan Choi, et al.,, “Aggressively Scaled UltraThin Undoped HfO2 Gate

Dielectric With TaN Gate Electrode Using Engineered Interface Layer”, Student

Member,IEEE 2005

[39]高憲言, 「閘極介電層 HfON 摻雜金屬(Ti/Ta/Al)及界面層金氧半元件之電特性研究」,國立清華大學工程與系統科學系, 2006
[40]G. D. Wilk, et al., J. Appl. Phys ; 89: 5243-5. 2001

[41]K. Yamamoto, et al., Appl. Phys. Lett; 81: pp.2053-5. 2002

[42]C. L. Cheng, et al., Appl. Phys. Lett. 2005; 86: 212902-3.

[43]C. S. Kang, et al., IEEE Transactions on Electron Devices ; 51:

pp.220-7. 2004

[44]X. Wang, et al., IEEE Transactions on Electron Devices ; 51:pp.1798-4. 2004

[45]B. Djezzar, Symp. Nuclear Science; pp.234-9. 2001

[46]D. M. Fleetwood, IEEE Transactions on Nuclear Science; 43:pp.779-6 . 1996

[47]X. Yu, et al., IEEE Electron Device Lett; 25:pp.501-3 . 2004

[48]M. A. Quevedo-Lopez, et al. IEDM Tech. Dig., p437 , 2005.

[49]Inumiyama, et al. IEDM Tech. Dig., p. 27, 2005

[50]G. D.Wilk, et al., J. Appl. Phys., vol. 87, no. 1, pp. 484–492, 2000

[51]A. Callegari, et al., J. Appl. Phys., vol. 90, no. 12, pp. 6466–6475, 2001

[52]S. H. Bae, et al., IEEE Electron Device Lett. , vol 24, no. 9, 2003

[53]M. Casse, et al., IEEE Trans. Electron Devices, vol. 53, no. 4, pp.759–768, Apr. 2006

[54]T. Ngai, et al., Appl.Phys.Lett.vol.78, pp. 3085–3087, 2001

[55]A.L.P. Rotondaro, et al., IEEE Electron Device Lett, vol. 23, pp. 603–605, 2002

[56]C. C. Huang, et al., IEEE VLSI-TSA-Int.Symp

VLSI-TSA-TECH Tech Papers, pp. 23-24, 2005

[57]N. Wu, et al., IEEE Electron Device Lett, vol. 25, no. 9, pp. 631–633, Sep. 2004

[58]O. Weber, et al., IEEE Trans. Electron Devices, vol. 53, no. 3, pp. 449–456, Mar. 2006

[59]Yeo CC, et al., IEEE Electron Device Letters; vol. 26, no. 10, October .2005
[60]P. J.Tzeng, et al., IEEE Transactions on Device and Materials

Reliability, vol. 5, no. 2, June. 2005

[61]C. G.Ahn, et al., J. Appl. Phys, vol. 86, no. 3, 1 August. 1999

全文公開日期本全文未授權公開 (校內網路)
全文公開日期本全文未授權公開 (校外網路)

簡易檢索 / 詳目顯示

相關論文