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研究生： 謝孝基
Hsieh, Hsiao-Chi
論文名稱： 具矽鍺超晶格通道之MOS元件的電與材料特性研究
The Study of Electrical and Material Characteristics in MOSFET Devices with Si/Ge of Superlattice Channel
指導教授： 張廖貴術
Chang-Liao, Kuei-Shu
口試委員: 趙天生
蔡銘進
張廖貴術
學位類別： 碩士
Master
系所名稱： 原子科學院 - 工程與系統科學系
Department of Engineering and System Science
論文出版年： 2011
畢業學年度： 99
語文別： 中文
論文頁數： 133
中文關鍵詞： Si/Ge Superlattice 、MOS 、MOSFET 、PIII
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    • 摘要
    隨著電晶體的特性改善，尺寸也同時越來越小，在未來應用在CMOS元件技術中等效氧化層厚度(EOT)甚至被要求縮小到1.0 nm以下。因此使用high-k材料來減低漏電劉,但即便使用high-k材料仍會遇到一些技術性的困難，例如像charge traping和遷移率惡化…等問題。
    因此，希望藉由使用介面處理以及能提供高遷移率通道的含鍺半導體材料來克服上述的因素；因為在載子遷移率中，以純鍺本身對矽而言，電子提升兩倍至於電洞可以提升至四倍，故對於元件傳輸可以大大得到改善。但是由於鍺的不耐高溫在400℃下產生易揮發的氣體且容易水解，對於元件的電特性會degradation，所以勢必要用其它鈍化方式來抑制鍺擴散並且維持含鍺通道元件的電特性。
    為了提升含鍺通道元件特性，本論文一開始使用UHVCVD週期性堆疊矽鍺虛擬基板，其後在基板上用ALD沉積HfO2作為介電層，並在上面鍍上1nm的Ti Cap。週期性的矽鍺堆疊可得一濃度高的矽鍺通道，且此元件的基板介面特性與矽基板相似，可和傳統Si元件的製程相容。在載子遷移率部分，使用矽鍺堆疊之虛擬基板的元件也有得到改善，我們發現在矽鍺堆疊結構之PMOS載子遷移率會比純矽基板下來的好。
    有HfO2的元件在Subthreshold Swing部分為84mv/dec，在EOT的部分也可控制在1nm左右，而其他基本電性如Gm, Id等也以單層HfO2的元件較佳。
    接著繼續使用UHVCVD堆疊矽鍺虛擬基板，並在矽鍺虛擬基板上作參數調變。首先對矽鍺重覆堆疊於氮化鉿(TaN)元件進行研究，期望利用不同矽鍺堆疊的厚度來提升其元件基板的鍺濃度，以提升載子遷移率。接著為了進一步得到提升元件電特性與可靠度，針對ALD成長之HfO2為介電層，除了使用不同矽覆蓋層的厚度的方法，也使用電漿浸潤式離子佈植(PIII)的方式，從閘極上方摻雜N至介電層中。並以2.5KeV、10分鐘下操作，使元件可靠度能得到進一步的提升。

    目錄 摘要 I Abstract III 致謝 V 目錄 VI 表目錄 X 圖目錄 XI 第一章 緒論 1 1.1前言 1 1.2使用High-K介電材料的原因 1 1.3高介電材料的選擇 2 1.4矽鍺虛擬基板-應變通道 3 1.5臨界厚度 4 1.6差排 4 1.7鍺氧化物的特性 5 1.8界面缺陷鈍化(Interface defect passivation) 6 1.9論文架構 7 第二章 元件製程與量測 17 2.1 氧化鉿做為高介電常數介電層應用在Gate First矽鍺超晶格通道P-MOSFET元件製作流程 17 2.1.1 晶片刻號 17 2.1.2磊晶矽鍺虛擬基板與閘極介電層沉積 18 2.1.3 金屬閘電極的形成 18 2.1.4 源極(Source)、汲極(Drain)、基極(Base)的形成 18 2.1.5接出金屬導線、燒結 19 2.2 電性量測 19 2.2.1 金氧半電晶體的量測 19 第三章 氧化鉿搭配鈦金屬層作為高介電層於矽鍺超晶格通道之MOSFET電晶體電性研究 25 3.1研究動機 25 3.2製程與量測 28 3.2.1製程條件 28 3.2.2量測參數 30 3.3實驗結果與討論 31 3.3.1在矽鍺超晶格通道上以氧化鉿與鈦金屬之堆疊在MOS電容元件之電特性分析 31 3.3.2在矽鍺超晶格通道上以氧化鉿與鈦金屬之堆疊在PMOSFET之電特性分析 34 3.3.3在矽鍺超晶格通道上以氧化鉿與鈦金屬之堆疊在MOSFET電晶體元件之材料特性分析 37 3.4結論 37 第四章 氧化鉿閘介電層與不同矽鍺超晶格通道之厚度及層數堆疊對MOSFET電晶體電性研究 57 4.1研究動機 57 4.2製程與量測 59 4.2.1製程條件 59 4.2.2量測參數 60 4.3實驗結果與討論 61 4.3.1使用不同堆疊厚度與層數在矽鍺超晶格通道上以氧化鉿為閘介電層在PMOSFET之電特性分析 61 4.3.2使用不同堆疊厚度與層數在矽鍺超晶格通道上以氧化鉿為閘介電層在PMOSFET之可靠度分析 64 4.3.3使用不同堆疊厚度與層數在矽鍺超晶格通道上以氧化鉿為閘介電層在PMOSFET之材料特性分析 66 4.4結論 67 第五章 不同矽覆蓋層厚度施加電漿浸潤式氮離子佈植於堆疊矽鍺超晶格通道之MOSFET電晶體可靠度研究 90 5.1研究動機 91 5.2製程與量測 92 5.2.1製程條件 92 5.2.2量測參數 94 5.3實驗結果與討論 94 5.3.1堆疊不同矽覆蓋層厚度在矽鍺超晶格通道之電特性與可靠度研究 94 5.3.2 施加電漿浸潤式氮離子佈植於堆疊矽鍺超晶格通道之PMOSFET電特性與可靠度研究 97 5.3.3堆疊不同矽覆蓋層厚度與施加電漿浸潤式氮離子佈植在矽鍺超晶格通道之材料特性研究 101 5.4結論 101 第六章 結論與展望 128 6.1結論 128 6.2未來展望 129 參考文獻 131 表目錄 表 3-1不同介電層的PMOS實驗列表 39 表 4-1 不同介電層的PMOS實驗列表 68 表 5-1 不同介電層的PMOS實驗列表 103 圖目錄 圖 1- 1 介電層微縮下產生的問題(Re:K. Saraswat at Standford) 9 圖 1- 2 各種介電材料其物理特性比較(Re: H.-S. P. Wang, IBM J. RES. & DEV) 9 圖 1- 3 三相圖(a)Ti-O-Si (b)Zr-O-Si 化合物 [6] 10 圖 1-4 metal/high-k所產生的Fermi-level pinning 10 圖 1-5 使用high-k材料造成散射最重要的議題-Remote phonon scattering [7] 11 圖 1-6 鍺和矽元素的一些基本特性 [6] 11 圖 1-7由於矽和鍺的晶格不匹配造成(a)壓縮應變 (b)拉伸應變 [23] 12 圖 1-8 (a)矽磊晶在矽鍺上，矽之臨界厚度與鍺含量之曲線圖 (b)矽鍺磊晶在矽上，矽鍺之臨界厚度與鍺含量之曲線圖 [12] 13 圖 1-9 矽鍺磊晶在矽基板上，所產生之差排包含(a)錯位差排(misfit dislocation) (b)威脅差排(threading dislocation) [12] 14 圖 1-10 各種鍺氧化物的基本物理性質 [18] 15 圖 1-11 介電材料與含鍺界面的整合方法 [17] 15 圖 1-12 (a)、(b) ZrO2/Ge 和 (c)、(d) HfO2 /Ge高溫後混合後情形 [18] 16 圖 2- 1 MOSFET元件製程截面流程圖(續) 22 圖 2- 2 量測Cgc與Cgb的接法 24 圖 2- 3 在汲極施加大電場產生通道熱載子示意圖 24 圖 3- 1 (a)介電常數對能帶作圖[56](b)Ti的矽化物[6] 40 圖 3- 2 (a)MOS元件製程截面流程圖 (b)MOSFET元件製程截面流程圖 43 圖 3- 3 MOS元件以及MOSFET結構圖 43 圖 3- 4為不同介電層(a) HfO2 20A (b) HfO2 40A (c) HfO2 20A / Ti 10 A之三種 PMOS堆疊結構之結構之電容-電壓量測曲線，(d)疊合於一起交互比較 45 圖 3- 5在矽鍺超晶格通道上用不同介電層條件(a) HfO2 20A (b) HfO2 40A (c) HfO2 20A / Ti 10A之MOS元件漏電流密度圖 46 圖 3- 6在矽鍺超晶格通道上用不同介電層條件(a) HfO2 20A (b) HfO2 40A (c) HfO2 20A / Ti 10A 之MOS元件EOT和漏電流密度圖 46 圖 3- 7在矽鍺超晶格通道上用不同介電層條件(a) HfO2 20A (b) HfO2 40A (c) HfO2 20A / Ti 10A之MOS元件遲滯圖 47 圖 3- 8在矽鍺超晶格通道上用不同介電層條件(a) HfO2 20A (b) HfO2 40A (c) HfO2 20A / Ti 10A之MOS元件經過E=13Mv/cm在不同stress時間下的平帶電壓平移量 47 圖 3- 9 不同介電層(a) HfO2 20A PMOS (b) HfO2 40A PMOS (c) HfO2 20A 與 HfO2 40A PMOS的疊合在PMOS的Id-Vd關係圖 49 圖 3- 10不同介電層(a)HfO2 20 A (b)HfO2 40 A (c) HfO2 20 A + Ti 10 A PMOS電晶體元件最大轉導值之關係圖 49 圖 3- 11不同介電層(a)HfO2 20 A (b)HfO2 40 A (c) HfO2 20 A + Ti 10 A PMOS電晶體元件Subthreshold Swing之關係圖 50 圖 3- 12 不同介電層(a) HfO2 20A 線性圖(b) HfO2 20A 對數圖(c) HfO2 40A (d) HfO2 20A / Ti 10A 電晶體的汲極電流對閘極電壓關係圖 52 圖 3- 13 矽鍺超晶格PMOSFET電晶體濕家不同汲極電偏壓的汲極電流對閘極電壓比較圖 52 圖 3- 14 P+/N接面電壓與電流圖 53 圖 3- 15不同介電層(a) HfO2 20A PMOS的載子遷移率關係圖 53 圖 3- 16不同介電層(a) HfO2 20A PMOS的界面態密度圖 54 圖 3-17 利用穿透式電子顯微鏡分析矽鍺超晶格之結構 54 圖 3-18 藉由二次離子質譜儀分析各種不同high-k堆疊結構於矽鍺超晶格通道上之Ge的縱深分佈 55 圖 3-19 藉由二次離子質譜儀分析各種不同high-k堆疊結構於矽鍺超晶格通道上之Hf的縱深分佈 55 圖 3-20 藉由二次離子質譜儀分析各種不同high-k堆疊結構於矽鍺超晶格通道上之O的縱深分佈 56 圖 4- 1 MOSFET元件製程截面流程圖 71 圖 4- 2 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上之三種PMOS堆疊結構之最大轉導值與閘極電壓，(d)疊合於一起交互比較，(e為最大轉導值與臨界電壓電壓相互比較) 74 圖 4- 3 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上之三種PMOS堆疊結構之S.S.與臨界電壓比較圖 74 圖 4- 4 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上之三種PMOS堆疊結構之汲極電流對閘極電壓關係圖，(d)疊合於一起交互比較 76 圖 4- 5 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上之載子遷移率關係圖，(d)疊合於一起交互比較 78 圖 4- 6 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上之界面態密度關係圖 80 圖 4- 7 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上經Hot Carrier Stress後的轉導最大值衰減比例圖，(d)疊合於一起交互比較 82 圖 4- 8 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上經Hot Carrier Stress後的臨界電壓飄移圖，(d)疊合於一起交互比較 84 圖 4- 9 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上經F-N Stress後的轉導最大值衰減比例圖，(d)疊合於一起交互比較 86 圖 4- 10 為堆疊不同厚度與層數 (a) 20 Periods ( Si 10A / Ge 4A，10/4 SL ) (b) 14 Periods ( Si 10A / Ge 6A，10/6 SL ) (c) 11 Periods ( Si 10A / Ge 9A，10/9 SL ) 之矽鍺超晶格通道上經F-N Stress後的臨界電壓飄移圖，(d)疊合於一起交互比較 88 圖 4- 11 藉由二次離子質譜儀分析各種不同堆疊厚度與層數之矽鍺超晶格結構上Ge的縱深分佈 88 圖 4- 12 藉由二次離子質譜儀分析各種不同堆疊厚度與層數之矽鍺超晶格結構上Hf的縱深分佈 89 圖 4- 13 藉由二次離子質譜儀分析各種不同堆疊厚度與層數之矽鍺超晶格結構上O的縱深分佈 89 圖 5- 1 電漿浸潤式離子佈植機示意圖 [49] 103 圖 5- 2 MOSFET元件製程截面流程圖 106 圖 5- 3 堆疊不同矽覆蓋層厚度 (a) 25A (b) 20A (c) 15A (d) 10A 之矽鍺超晶格通道上之四種不同條件之PMOS堆疊結構之電容-電壓量測曲線 108 圖 5- 4 堆疊不同矽覆蓋層厚度 (a) 25A (b) 20A (c) 15A (d) 10A 之矽鍺超晶格通道上之四種不同條件之MOS元件經過E=14Mv/cm在不同stress時間下的平帶電壓平移量 109 圖 5- 5 堆疊不同矽覆蓋層厚度 (a) 25A (b) 20A (c) 15A (d) 10A 之矽鍺超晶格通道上之四種不同條件之PMOS經Hot Carrier Stress後的最大轉導值衰減比例圖，(e)疊合於一起交互比較 111 圖 5- 6 堆疊不同矽覆蓋層厚度(a) 25A (b) 20A (c) 15A (d) 10A之矽鍺超晶格通道上之四種不同條件之PMOS經Hot Carrier Stress後的臨界電壓飄移圖，(e)疊合於一起交互比較 114 圖 5- 7 堆疊不同矽覆蓋層厚度(a) 25A (b) 20A (c) 15A (d) 10A之矽鍺超晶格通道上之四種不同條件之PMOS經F-N Stress後的最大轉導值衰減比例圖，(e)疊合於一起交互比較 116 圖 5- 8 堆疊不同矽覆蓋層厚度(a) 25A (b) 20A (c) 15A (d) 10A之矽鍺超晶格通道上之四種不同條件之PMOS經F-N Stress後的臨界電壓飄移圖，(e)疊合於一起交互比較 119 圖 5- 9 堆疊不同矽覆蓋層厚度以及使用電漿浸潤式氮離子佈植(a) 15A + PIII (b) 15A + PIII之矽鍺超晶格通道上之四種不同條件的PMOS堆疊結構之電容-電壓關係圖 120 圖 5- 10 堆疊不同矽覆蓋層厚度以及使用電漿浸潤式氮離子佈植 (a) 15A (b) 15A + PIII (c) 10A (d) 10A + PIII 之矽鍺超晶格通道上之四種不同條件之MOS元件經過E=14Mv/cm在不同stress時間下的平帶電壓平移量 120 圖 5- 11 堆疊不同矽覆蓋層厚度以及使用電漿浸潤式氮離子佈植 (a) 15A + PIII (b) 10A + PIII 之矽鍺超晶格通道上之四種不同條件之PMOS經Hot Carrier Stress後的最大轉導值衰減比例圖，(c)疊合於一起交互比較 122 圖 5- 12 堆疊不同矽覆蓋層厚度以及使用電漿浸潤式氮離子佈植 (a) 15A + PIII (b) 10A + PIII 之矽鍺超晶格通道上不同條件之PMOS經Hot Carrier Stress後的臨界電壓飄移圖，(c)疊合於一起交互比較 123 圖 5- 13 堆疊不同矽覆蓋層厚度以及使用電漿浸潤式氮離子佈植 (a) 15A + PIII (b) 10A + PIII 之矽鍺超晶格通道上之PMOS經F-N Stress後的最大轉導值衰減比例圖，(c)疊合於一起交互比較 125 圖 5- 14 堆疊不同矽覆蓋層厚度以及使用電漿浸潤式氮離子佈植 (a) 15A + PIII (b) 10A + PIII 之矽鍺超晶格通道上不同條件之PMOS經F-N Stress後的臨界電壓飄移圖，(c)疊合於一起交互比較 126 圖 5- 15 藉由二次離子質譜儀分析堆疊各種不同矽覆蓋層厚度以及使用電漿浸潤式氮離子佈植 (a) Si cap 15A + PIII (b) Si cap 10A + PIII 之矽鍺超晶格結構上Ge的縱深分佈 127

    參考文獻
    [1] Dieter K. Schroder, “Semiconductor Material and Device Characterization”, third edition, 2006.
    [2] J. H. Stathis, et al, IEEE IEDM, Vol. 71, p. 167, 1998
    [3] Yuan Taur, et al., First published 1998, Reprinted, p.161, 1999.
    [4] M. Houssa, et al, Material Science and Enginerring R, p. 37, 2006
    [5] H. S. Momose, et al., IEEE Trans. Electron Devices, vol. 43, p.1223, Aug. 1996
    [6] S, Saito, et al., IEEE IEDM, p. 797, 2003
    [7] R. People , et al., App. Phys. Lett, Vol. 47, p. 322, 1985
    [8] R. Zhang, North Carolina State University, Ph. D., p.1, 2006
    [9] A. I. Kingon, et al, Nature 406, p. 1032, 2000
    [10] Hiroaki Arimura, et al., Appl. Phys. Lett. 92,212902 ,2008
    [11] C. Claeys, et al., IEEE IEDST, 2007
    [12] S. H. Bae, et al., IEEE Electron Device Lett. , vol 24, no. 9, 2003
    [13] T. Takahashi, et al., IEEE IEDM, p. 697, 2007
    [14] 杜立偉，國立清華大學工程與系統科學系，2009
    [15] Yoshiki Kamata, Materials today, Vol. 11, p.30,2008
    [16] Sachin Joshi, et al.,IEEE Electron Device Letters, Vol. 28, p. 308, 2007
    [17] W. P. Bai, et al., IEEE Electron Device Letters, Vol. 26, p.378, 2005
    [18] H.-S. P. Wong, IBM J. Res. & Dev, Vol. 46, p. 133, 2002
    [19] W. J. Zhu et al., IEEE Electron Device Letters, Vol.25, NO.2, p.89, 2004
    [20] Y.H Wu, Deep-Submicron-Devices Chapter 4, NTHU_2007
    [21] H.-S. Petitdidier, et al., Thin Solid Films,Vol. 476, p. 51, 2005
    [22] D.C. Houghton, J. Appl. Phys, Vol. 70, p. 2136, 1991
    [23] S. I. Takagi et al., IEEE Trans. Electron Devices, Vol. 41, NO.12, p. 2357, 1994
    [24] T.P.Ma, IEEE Trans. Electron Device, vol. 45, p. 680, March 1998.
    [25] R. Woltjer, et al., IEEE Trans. Electron Devices, Vol. 42, p. 109, 1995
    [26] Jungwoo Oh et al.,“Improved Electrical Characteristics of Ge-on-Si Field-Effect Transistors With Controlled Ge Epitaxial Layer Thickness on Si Substrate”, Thin Solid Films, Vol. 336, p. 319, 1998
    [27] Erich Kasper et al.,“New Virtual Substrate Concept for Vertical MOS Transistors”, IEEE Electron Device Letters, Vol. 28, p. 1044, 2
    [28] Tung Ming Pan, et al., Appl. Phys. Lett. vol.78, p.1439
    [29] C. D. Young, et al., IEEE Device and Materail Reliability, Vol.6, p.123,2006.
    [30] S. Mahapatra, et al., IEEE Electric Device, Vol. 53, pp.1583, 2006.
    [31] G.D.Wilk, et al., Journal of Applied Physics, vol.89,p.5243,2001
    [32] C.S. Kang, et al., IEEE Transactions on Electron Devices, Vol 51, p. 220-7, 2004
    [33] X. Wang, et al., IEEE Transactions on Electron Devices, Vol51,p. 1798-4, 2004
    [34] C.L. Cheng, et al., Appl. Phys. Lett. Vol86, p.212902-3, 2005
    [35] D.M. Fleetwood, IEEE Transcactions on Nuclear Science, Vol 43, p.779-6, 1996
    [36] X. Yu, et al., IEEE Electron Device Lett. Vol25, p.501-3, 2004
    [37] S. Mudanai, et al., IEEE Electron Device Lett. ,Vol 23, p.728-0,2002
    [38] D.K. Schroder, John wiley & Sons, p.337-8,1998
    [39] Chee Wee Liu, et al., IEEE Circuit & Devices Magazine, 2005
    [40] Heyns, et al., VLSI Technology, Systems, and Applications, International Symposium, p. 247, 2003
    [41] Erich Kasper et al., Thin Solid Films, Vol. 336, p. 319, 1998
    [42] T.Yamanka, et al.,IEEE Electron Device Lett., Vol 17, p.178-0, 1996
    [43] W.K. Chim et al., J. Appl. Phys., Vol93, p.4788-3, 2003
    [44] Chia Ching Yeo, et al., IEEE Electron Device Letters, Vol. 26, NO. 10, 2005
    [45] C.D. Young, et al., IIRW Final Report, 2005
    [46] O. A. Mironov, et al. IEEE European Solid-State Device Research,p.557 ,2004
    [47] C.X.Li, et al., Microelectronics Reliability, Volume 48, Issue 4, P. 526 , 2008
    [48] C.X.Li, et al., Solid-State Electronics, Volume 54, Issue 7, p. 675 , 2010
    [49] 蔡文發,“電漿源原理與應用之介紹”，物理雙月刊第二十八卷二期, 2006
    [50] S.M. Sze,. Second Ed. July
    [51] Gareth Nicholas, et al., IEEE Electron Device Lett., Vol 28, p.825
    [52] S. Balakumar, et al., “Fabrication of thickl SiGe on insulator ( Si0.2Ge0.8OI ) by condensation of SiGe/Si superlattice grown on silicon on insulator”, Appl. Phys. Lett., Vol. 90, p.192113, 2007
    [53] Jeff Huang, et al., “Mechanisms Limiting EOT Scaling and Gate Leakage Currents of High-k/Metal Gate Stacks Directly on SiGe”, IEEE Electron Device Lett., Vol. 30, p.285, 2009
    [54] J. P. Dismukes, etal., “Latice Parameter and Density in Germanium-Silicon Alloys.”, J. Physical Chemistry, 68, p. 3021, 1964
    [55] L. Wang, K. Xue, et al., “Effects of Plasma Immersion Ion Nitridation on Dielectric Properties of HfO2”, Appl. Phys. Lett., Vol. 90, p.122901, 2007
    [56] Massalski, Thaddeus B. ed., “Binary Alloy Phase Diagrams”, Second Ed., 1990

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