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研究生： 洪群佾
Hung, Chun-yi
論文名稱： 以光罩佈局產生多維電場對半導體高壓元件的影響
The Effect of Layout Induced Multi-dimensional Electric Field on Semiconductor HV Devices
指導教授： 黃智方
Huang, Chin-Fang
龔正
Gong, Jeng
口試委員:
學位類別： 碩士
Master
系所名稱： 電機資訊學院 - 電子工程研究所
Institute of Electronics Engineering
論文出版年： 2010
畢業學年度： 98
語文別： 中文
論文頁數： 82
中文關鍵詞： 功率元件 、光罩佈局 、漂浮金屬導線 、PN介面鋸齒狀
外文關鍵詞： power device, layout, floating metal, Saw-tooth PN contact
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    • 功率半導體元件是不可或缺的電子元件之一，其效益主要透過導通電阻與崩潰電壓進行比較。而崩潰電壓與電場分佈息息相關，適當的增加多維度電場有助於崩潰電壓的增加。
    本篇論文改變光罩佈局產生多維度電場來改進崩潰電壓及導通電阻特性。使用的方法有多種，包括加入P型埋藏層與P型內部場環體、改變PN介面的摻雜幾何形狀、以及加入漂浮金屬接線等。
    因應結構需要，本論文分別使用二維或三維模擬軟體分析元件特性，以得到更準確的結果。最後提出各元件結構效益比較。

    摘要 致謝 目錄 第一章 前言 第二章 功率元件結構與電性 2.1 橫向雙擴散金氧半場效電晶體操作原理與結構 2.2 功率元件的崩潰機制 2.2.1基納崩潰(Zener breakdown) 2.2.2雪崩崩潰(Avalanche breakdown) 2.3 橫向雙擴散金氧半場效電晶體的導通電阻 2.3.1 通道電阻 2.3.2 聚積電阻 2.3.3 漂移區電阻 2.4 RESURF (Reduced Surface Field)結構 2.4.1 RESURF的發明與操作原理 2.4.2 RESURF LDMOSFET的操作原理 2.4.3 金屬場板(Metal field plate)結構 2.4.4 P型埋藏層 (p- type buried layer) 2.4.5 P型內部場環體 (p- type internal field ring) 2.4.6 超接面(Super junction) 第三章 二維電性模擬與分析 3.1 PN二極體模擬與分析 3.1.1 傳統PN二極體結構與電性 3.1.2 PN接面幾何結構 3.1.3 PN接面幾何維度 3.1.4 PN接面的幾何形狀 3.1.5 PN接面摻雜濃度比例 3.2 LDMOSFET二維模擬分析 3.2.1 效益最佳化設計 3.2.2 P型埋藏層與P型內部場環體 第四章 三維電性模擬與分析 4.1 三維橫向擴散金氧半場效電晶體模擬 4.1.1 功率電晶體的製程 4.1.2 功率電晶體特性 4.2 PN接面結構及其最佳化 4.2.1 PN接面結構三維分析 4.2.2 移除P型內部場環體 4.2.3 縮減漂移區長度 4.3 漂浮金屬接線(floating metal) 4.3.1 漂浮金屬接線特性分析 4.3.2 金屬接線幾何形狀 第五章 結論與未來研究方向 5.1 結論 5.2 未來研究方向 參考文獻

    [1] Michael S. Adler, King W. Owyang, and B. Jayant Baliga, “The Evolution of Power Devices Technology”, IEEE Trans. Electron Devices, vol. ED-31, pp. 1570-1591, Nov. 1984.
    [2] Gehan Amaratunga, Florin Udrea, “POWER DECVICES FOR HIGH VOLTAGE INTEGRATED CIRCUITS: NEW DEVICE AND TECHNOLOGY CONCEPTS”, IEEE Semiconductor Conference, 2001, pp.441-448, 2001 vol.2.
    [3] S. Hidalgo, J. Fernandez, P. Godignon, J. Rebollo, and J. Millan, “POWER LATERAL DMOS TRANSISTOR TEST STRUCTURES”, ICMTS vol. 6, pp. 33-38, Mar. 1993.
    [4] Robert F. Pierret, Semiconductor Devices Fundamentals, Copyright 1996 by Addison-Wesley Publishing Company, Inc.
    [5] S. Colak, B. Singer, E. Stupp, “Lateral DMOS Power Transistor Design”, IEEE Electron Device Letters, vol. EDL-1, pp. 51-53,1980.
    [6] R. Jayaraman, V. Rumennik, B. Singer, E. H. Stupp, “Comparison of high voltage devices for power integrated circuit”, IEDM, vol. 30, pp. 258-261,1984.
    [7] B. J. Baliga, Power Semiconductor Devices, Copyright 1996 by PWS
    [8] Adriaan W. Ludikhuize “Performance and Innovative Trends in RESURF”, ESSDERC 2001, pp. 35-44, Sep. 2001.
    [9] J. A. Appeals, and H. M. J. Vaes, “High-voltage thin layer devices (RESURF devices)”, IEDM Tech. Dig., pp.238-239, 1979.
    [10] Zahir Parpia, and C. Andre T. Salama, “Optimization of RESURF LDMOS transistor: an analytical approach”, IEEE Electron Device, vol. ED-37, No. 3, pp.789-795, 1990.
    [11] Min Liu, C. A. T. Salama, P. Schvan and M. King, “A fully resurfed, BiCMOS-compatible, high voltage MOS transistor”, ISPSD ’96, pp. 143-146
    [12] A. W. Ludikhuize, “Design aspect of high voltage devices for a 700-1200V IC process”, Proc. Symp. on High Voltage and Smart Power ICs, pp. 133-138, 1989.
    [13] Nezar and C. A. T. Salama, “Breakdown voltage in LDMOS transistors using internal field rings”, Vol.25, No. 8, pp. 536-537, April 1989.
    [14] Gerald Deboy, Florin Udrea, “Superjunction devices & technologies – Benefits and Limitations of a revolutionary step in power electronics”, EPE 2007.
    [15] K. Permthammasin, G. Wachutka, M. Schmitt, H. Kapels, “Performance Analysis of Novel 600V Super-junction Power LDMOS Transistors with Embedded P-type Round Pillars”, International Conference on Simulation of Semiconductor Processes
    and Devices 2005, pp. 179-182, 2005.
    [16] AVANT! TSUPREM-4, Two-Dimensional Process Simulation Program, Version-2006.6.0
    [17] AVANT! MEDICI, Two-Dimensional Process Simulation Program, Version-2006.6.0
    [18] Zia Hossain, “Determination of Manufacturing Resurf Process Window for a Robust 700V Double Resurf LDMOS Transistor”, Power Semiconductor Devices & ICs, 2008 International Symposium, pg. 133.
    [19] Xiaoliang Han, Chihao Xu, "Design and characterization of high-voltage NMOS and PMOS devices in standard 0.25 mm CMOS technology", Microelectronics Journal Volume 38, Issues 10-11, October-November 2007, Pages 1038-1041.
    [20] Chang-Hsin Wu, “The Optimal Design of Floating Field Plate LDMOSFET”, 096NTHU5428024, 2008.
    [21] Crosslight software Inc., “Csuprem_manual - A 2/3 Dimensional Semiconductor Process Simulator”, 2004-9.
    [22] Crosslight software Inc., “Simuapsys_manual”, 2004-9.

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