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| 研究生： |
黃煜森 Yu-Sen Huang |
|---|---|
| 論文名稱： |
應用於邏輯測試機時序產生器之鎖相迴路式頻率合成器之設計 Design of PLL-Based Frequency Synthesizer for Timing Generator in Logic Tester |
| 指導教授： |
連振炘
Chen-Hsin Lien |
| 口試委員: | |
| 學位類別： |
碩士 Master |
| 系所名稱： |
電機資訊學院 - 電子工程研究所 Institute of Electronics Engineering |
| 論文出版年： | 2005 |
| 畢業學年度： | 93 |
| 語文別： | 中文 |
| 論文頁數： | 90 |
| 相關次數： | 點閱：3 下載：0 |
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